多核處理器的設(shè)計(jì)技術(shù)研究.pdf

1、提高微處理器的整體性能是廣大計(jì)算機(jī)研究者們不斷追求的目標(biāo)。目前半導(dǎo)體工藝水平的飛速發(fā)展，為芯片的有效設(shè)計(jì)提供了極為廣闊的空間。如何有效利用這些不斷增長的片上資源，開發(fā)出更快、更高效、應(yīng)用面更廣的微處理器，是當(dāng)前計(jì)算機(jī)體系結(jié)構(gòu)進(jìn)一步發(fā)展面臨的極為重要的課題之一。
　　 本文以提高處理器的效率為目標(biāo)，針對(duì)其中的關(guān)鍵技術(shù)進(jìn)行了深入的研究，主要取得了以下幾個(gè)方面的研究成果：
　　 為解決處理器時(shí)鐘頻率難以提高、超標(biāo)量流水線所面臨

2、的流水線停頓問題，文中提出一種LBC異構(gòu)多核處理器的結(jié)構(gòu)設(shè)計(jì)方案。該結(jié)構(gòu)中設(shè)計(jì)了Loop檢測器、特殊指令隊(duì)列Backup Ins Queue、C-Core控制器，以及用于E-Core間的快速數(shù)據(jù)共享通道C-Bus總線，這種LBC異構(gòu)多核處理器不僅對(duì)程序中大量存在的loop程序進(jìn)行了優(yōu)化處理，而且避免了流水線因分支預(yù)測失誤而flush，提高了整個(gè)處理器執(zhí)行效率；
　　 針對(duì)MSI協(xié)議和MESI協(xié)議進(jìn)行了深入分析研究，指出其在存取時(shí)

3、間、訪問延遲及總線負(fù)擔(dān)三個(gè)方面存在的缺陷，提出了在原有CMP體系結(jié)構(gòu)中增加SC-Cache的方案，用于存儲(chǔ)含有多個(gè)處理器共享副本的塊信息。針對(duì)增加的SC-Cache與其它Cache及主存之間的協(xié)作管理，設(shè)計(jì)了一種CSC監(jiān)聽協(xié)議。仿真測試數(shù)據(jù)表明，該設(shè)計(jì)優(yōu)化了Cache一致性方面的實(shí)現(xiàn)開銷，整個(gè)存儲(chǔ)器性能得到一定的提升；
　　 對(duì)分支特征庫進(jìn)行數(shù)據(jù)統(tǒng)計(jì)分析，發(fā)現(xiàn)分支程序中有很大部分屬于loop類型程序（即循環(huán)程序），而在目前的處理

4、器微體系結(jié)構(gòu)設(shè)計(jì)中對(duì)loop型程序并沒有進(jìn)行很好地優(yōu)化處理。本文針對(duì)這一不足提出了一種loop檢測器的結(jié)構(gòu)設(shè)計(jì)方案，從而避免了處理器對(duì)loop型程序的重復(fù)譯碼；
　　 對(duì)超標(biāo)量流水線中GAs兩級(jí)動(dòng)態(tài)分支預(yù)測器的預(yù)測精度進(jìn)行數(shù)據(jù)統(tǒng)計(jì)，發(fā)現(xiàn)指令分支預(yù)測存在約6％-16％的預(yù)測失誤，而每次預(yù)測失誤后，恢復(fù)流水線一般需要三個(gè)時(shí)鐘周期。針對(duì)這一問題，本文提出一種B-Cache分支預(yù)測失誤恢復(fù)器的結(jié)構(gòu)設(shè)計(jì)，使指令預(yù)測失誤后的恢復(fù)時(shí)間由三個(gè)時(shí)