Matrix2可配置標量數(shù)據(jù)存儲器的設計及實現(xiàn).pdf

1、Matrix2是課題組為滿足面向現(xiàn)代高性能應用和嵌入式應用等多樣化需求開發(fā)的一款高性能多核DSP芯片內(nèi)核；該微處理器內(nèi)核具有創(chuàng)新的自主知識產(chǎn)權的指令集體系結構；采用了VLIW技術和標、向量單元并行的微體系結構，以開發(fā)更多的指令級并行（ILP）、數(shù)據(jù)級并行（DLP），獲得較高的峰值運算性能。如何為其設計高效靈活、滿足要求的片上標量數(shù)據(jù)存儲器是Matrix2研制中面臨的巨大挑戰(zhàn)。
　　本文基于Matrix2微處理器總體結構和專項應用需

2、求，針對內(nèi)核標量運算部件對標量數(shù)據(jù)的訪存特點，設計實現(xiàn)了可供程序員動態(tài)配置的內(nèi)核標量數(shù)據(jù)存儲器SM，本文的主要工作和關鍵技術具體從以下幾個方面展開：
　　1.首先根據(jù)Matrix2功能及微體系結構，設計了標量訪存指令集，該指令集支持半字、字、雙字、四字等多種數(shù)據(jù)粒度訪存操作以及可配置的線性、循環(huán)等尋址模式。
　　2.為支持多種應用需求，提出了可配置的標量數(shù)據(jù)存儲器的設計方案和總體結構，支持程序員對標量數(shù)據(jù)存儲器進行 L1DC

3、ache/SRAM工作模式、Cacheable/Un-Cacheable動態(tài)可配置。
　　3.基于L1DCache配置，實現(xiàn)了L1DCache訪存控制器，提出了基于程序員可編程管理的數(shù)據(jù)一致性維護機制。
　　4.基于片上 SRAM配置，按高、低位交叉方式組織多個存儲體，既滿足與L1DCache存儲體共享，又能為DMA的讀、寫并行訪存提供足夠帶寬，減少標量訪存請求和DMA請求的訪存沖突。
　　5.設計了L1DCache/