低冗余存儲器相鄰雙錯誤糾正碼設(shè)計.pdf

1、集成電路工藝尺寸逐漸發(fā)展到深亞微米領(lǐng)域，使得存儲器的存儲節(jié)點更容易受到空間輻射粒子的影響，其存儲數(shù)據(jù)更加容易發(fā)生翻轉(zhuǎn)。存儲器單元尺寸的減少，使得在同一塊晶元上可以放置更多的存儲單元，相臨存儲單元間的距離隨著存儲單元密度的增加而降低，大大增加了因單粒子事件而引起多位翻轉(zhuǎn)的幾率，由于高能輻射粒子的性質(zhì)，相鄰兩位錯誤發(fā)生的概率相比其他多位翻轉(zhuǎn)的概率要大得多，因此本文主要目的是使用盡可能小的譯碼開銷實現(xiàn)糾正相鄰雙的錯誤。
　　本文對線性分

2、組碼的數(shù)學(xué)理論基礎(chǔ)以及譯碼原理進行了討論，并基于線性分組碼原理，分析了目前主要應(yīng)用的線性分組碼優(yōu)劣性。通過線性分組碼的理論，可得知線性分組碼的糾錯性能主要體現(xiàn)在其校驗矩陣，也就是校驗矩陣決定了編碼的糾錯能力。因此，提出了單錯誤糾正，雙錯誤檢測，相鄰兩位錯誤糾正碼(SEC-DED-DAEC)的搜索校驗矩陣算法，主要是通過貪婪算法的核心思想來搜索校驗矩陣。針對于糾錯編碼加固存儲器的方法，提出了通過數(shù)學(xué)推導(dǎo)和算法的改進來縮小校驗矩陣的搜索空間

3、的方法，針對于信息位為16位，32位以及64位字長的存儲器找到了滿足該糾正碼要求的最優(yōu)校驗矩陣，減少了非相鄰錯誤的誤糾錯率。根據(jù)所得到的校驗矩陣，用硬件描述語言完成了16位，32位以及64位字節(jié)存儲器的糾錯電路設(shè)計，并結(jié)合靜態(tài)存儲器SRAM的verilog存儲器行為模型，采用故障注入的方法對糾錯電路進行了功能驗證。該糾錯碼是一種基于線性分組碼原理的單錯誤糾正，雙錯誤檢測，相鄰兩位錯誤糾正的糾正碼。通過綜合分析得知該抗相鄰雙錯誤編碼與傳統(tǒng)