用于高精度多相時鐘數(shù)字系統(tǒng)的雙環(huán)DLL電路設計與仿真.pdf

1、隨著SOC技術、IP技術的發(fā)展,鎖相技術在無線通信和微處理器電路中作為時鐘電路應用廣泛.鎖相技術包括基于壓控振蕩器的PLL鎖相環(huán)路和一種新的基于壓控延遲線的延遲鎖相環(huán)路DLL.與熟知的PLL相比,DLL電路具有濾波電路結構簡單,實現(xiàn)方法靈活,抗抖動能力強,進入鎖定狀態(tài)快,時鐘定位準確的特點,更適合應用于高精度數(shù)字系統(tǒng)設計,是目前ASIC設計研究的熱點課題之一.該論文在分析研究大量國內外技術文獻的基礎上,總結了鎖相技術的發(fā)展現(xiàn)狀與技術水平

2、.認真分析了DLL電路的模塊結構和基本原理,深入闡述了DLL電路的有關結構和特性,設計了一種可用于高精度多相時鐘數(shù)字系統(tǒng)的雙環(huán)DLL(延遲鎖相環(huán))電路.所設計的DLL環(huán)路可以對203MHz~1.2GHz(周期為0.83ns~4.92ns)的時鐘信號進行相位鎖定.論文根據(jù)CMOS工藝的特點和要求,在對CMOS反相器、2-4輸入與非門、3輸入或非門等邏輯門電路;CMOS模擬開關(傳輸門)、NMOS恒流源、PMOS恒流源等電路模擬仿真的基礎上

3、,對雙環(huán)DLL電路的各個模塊的內部電路結構進行了分析討論,并對第一環(huán)路的延時單元、3-8數(shù)據(jù)選擇器、A/D轉換器;第二環(huán)路的壓控延遲線、鑒相器等模塊進行了集成設計.利用MOSIS的MOS管模型參數(shù)和ORCAD/PSPICE9仿真環(huán)境,采用TSMC 0.25um CMOS工藝,對所設計的雙環(huán)DLL環(huán)路及各個主要模塊進行了設計仿真.在以上這些集成電路的設計過程中,分析了其性能特點和時序邏輯關系,考慮了對稱設計.并深入討論了壓控延遲線的延時特