2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)
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1、隨著集成電路設(shè)計(jì)水平的提高，對(duì)存儲(chǔ)器高速、低功耗的需求也越來(lái)越高。因此，本文在分析virtexⅡ型FPGA的體系結(jié)構(gòu)的基礎(chǔ)上，采用SMIC0.12μm工藝設(shè)計(jì)了一款塊狀存儲(chǔ)器BlockRAM，重點(diǎn)研究了BRAM主要模塊靜態(tài)存儲(chǔ)單元、靈敏放大器以及外圍電路。
　　 文中設(shè)計(jì)了一種適用于雙端口存儲(chǔ)器的8T SRAM存儲(chǔ)單元結(jié)構(gòu)。這種8TSRAM存儲(chǔ)單元的靜態(tài)噪聲容限可達(dá)到515mV，單元結(jié)構(gòu)抗噪聲能力是同尺寸條件下6T SRAM存儲(chǔ)

2、單元的1.27倍。文中對(duì)傳統(tǒng)差分鎖存型靈敏放大器的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)，設(shè)計(jì)中引入了預(yù)充電電路和平衡管電路。優(yōu)化后的靈敏放大器數(shù)據(jù)讀取速度僅需176ps，讀取速度是傳統(tǒng)差分鎖存型靈敏放大器的2倍。文中還對(duì)BRAM的主要外圍電路做了設(shè)計(jì)分析，在讀寫控制電路中引入了小脈沖控制電路，小脈沖寬度可以達(dá)到0.842ns。由讀寫控制電路產(chǎn)生的小脈沖信號(hào)作為存儲(chǔ)器的內(nèi)部控制時(shí)鐘可以有效的提高電路穩(wěn)定性。
　　 文中分別采用NC_verilog和n

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