用于高速流水線ADC的快速鎖定低抖動時鐘占空比電路.pdf

1、目前流水線模數(shù)轉(zhuǎn)換器憑借其特有的優(yōu)勢在高速高精度領(lǐng)域中得到了廣泛應用。然而隨著轉(zhuǎn)換位數(shù)的增加以及輸入信號頻率的提高，時鐘信號的抖動特性和占空比性能對模數(shù)轉(zhuǎn)換器的靜態(tài)與動態(tài)性能的影響越來越關(guān)鍵，因此設計實現(xiàn)提供穩(wěn)定的50％占空比的低抖動時鐘信號的電路越來越受到研究者的重視。
　　論文在分析國內(nèi)外相關(guān)電路設計與研究的基礎上，基于延遲鎖相環(huán)原理提出了一種快速鎖定的高精度低抖動CMOS時鐘占空比調(diào)制電路。提出的系統(tǒng)電路通過僅對單邊沿的延遲

2、控制來實現(xiàn)調(diào)節(jié)輸出時鐘占空比，從而大幅降低了電路復雜度，減少了因?qū)φ伎毡鹊恼{(diào)制而引入的時鐘抖動。這樣的設計有效的保證了整體ADC的動態(tài)性能，同時也降低了對外部時鐘信號源抖動特性的要求。本文提出新的優(yōu)化電荷泵，減少非理想因素導致的延遲控制電壓紋波以及失配電流，從而保證了輸出時鐘占空比精度。使用啟動電路對系統(tǒng)電路工作狀態(tài)進行初始化，保證了電路的正常工作并有效減少鎖定時間。
　　論文基于SMIC0.18μm3.3VCMOS工藝設計實現(xiàn)時

3、鐘占空比調(diào)制電路及其關(guān)鍵模塊，并在此基礎上進行仿真驗證。仿真結(jié)果顯示，該占空比調(diào)制電路在50～550MHz頻率范圍內(nèi)占空比10％～90％的輸入時鐘信號，電路在180ns內(nèi)完成鎖定，輸出精度為50±1％占空比時鐘信號，在250MHz輸入時鐘信號下，通過眼圖分析時鐘抖動峰峰值為640fs，均方根時鐘抖動73fs。并且通過與現(xiàn)有實現(xiàn)的占空比調(diào)制電路相比較，論文所提出的電路在鎖定時間、可調(diào)輸入時鐘占空比范圍以及輸出占空比精度等方面有一定的優(yōu)勢，