片上互連的構(gòu)件優(yōu)化.pdf

1、片上多核系統(tǒng)(Multi-Processor System-on-Chip，MPSoC)已經(jīng)成為高性能嵌入式系統(tǒng)的主要選擇。研究人員提出了片上互連網(wǎng)絡(luò)(on-chipinterconnection network)來(lái)滿足未來(lái)多/眾核系統(tǒng)的高帶寬、低延遲的通信需求。
　　 路由器是片上互連網(wǎng)絡(luò)的關(guān)鍵部件，路由器設(shè)計(jì)的優(yōu)劣在很大程度上決定了整個(gè)片上互連網(wǎng)絡(luò)的性能。本文提出了一種投機(jī)設(shè)計(jì)，保證了虛通道和交叉開關(guān)分配結(jié)果的一致性，提高了

2、投機(jī)效率，并采用路由計(jì)算和微片寫緩存并行執(zhí)行技術(shù)，可同時(shí)在網(wǎng)絡(luò)低負(fù)載和高負(fù)載下有效地縮短微片通過路由器的延遲，并將路由計(jì)算的延遲隱藏在微片同步的延遲中。與普通5級(jí)流水路由器相比，本文設(shè)計(jì)的路由器在不同的通信量下可以減小10％～28％的網(wǎng)絡(luò)延遲。與現(xiàn)有的投機(jī)策略相比，本文的設(shè)計(jì)頻率更高，面積和功耗的開銷更小，可以獲得4.4％的性能提升。
　　 拓?fù)浣Y(jié)構(gòu)決定了片上互連網(wǎng)絡(luò)中各個(gè)節(jié)點(diǎn)的分布，對(duì)網(wǎng)絡(luò)延遲有著重要影響。當(dāng)前芯片的平面工藝使

3、得在片上互連網(wǎng)絡(luò)中只能使用低維度的拓?fù)?。本文通過模擬仿真和物理綜合，在網(wǎng)絡(luò)成本相同的情況下，對(duì)三種拓?fù)溥M(jìn)行了評(píng)估。實(shí)驗(yàn)表明，二維Torus具有最佳的性能。同時(shí)通過crossbar和片上互連網(wǎng)絡(luò)的對(duì)比，發(fā)現(xiàn)crossbar在連接8個(gè)節(jié)點(diǎn)時(shí)性能優(yōu)于片上互連網(wǎng)絡(luò)，并且具有更小的面積和功耗，而當(dāng)節(jié)點(diǎn)數(shù)目上升時(shí)，crossbar的性能迅速下降。
　　 隨著片上互連網(wǎng)絡(luò)的規(guī)模越來(lái)越大，軟件仿真已經(jīng)無(wú)法滿足片上互連網(wǎng)絡(luò)的驗(yàn)證需求。本文設(shè)計(jì)了串