MLSE均衡算法研究與FPGA實現(xiàn).pdf

1、無線信道的多徑效應(yīng)會使接收到的信號存在嚴(yán)重的碼間干擾,引起接收信號較高的誤碼率降低了通信質(zhì)量。最大似然序列估計(MLSE)是一種從誤碼率性能角度看最優(yōu)的均衡算法,較適用于多徑干擾較嚴(yán)重的無線信道環(huán)境。然而該算法復(fù)雜度較高,對硬件實現(xiàn)和實時性應(yīng)用提出了挑戰(zhàn)。故研究一種算法復(fù)雜度較低,同時性能與MLSE相近的改進(jìn)算法顯得尤為重要。目前在采用FPGA實現(xiàn)MLSE及其改進(jìn)算法方面還很鮮見,故在此方面研究對今后相關(guān)工程實際應(yīng)用有一定現(xiàn)實參考價值。

2、
　　本課題主要對MLSE算法及其降低復(fù)雜度的改進(jìn)算法進(jìn)行研究和FPGA實現(xiàn),并在其基礎(chǔ)上進(jìn)一步研究了基于信道估計的自適應(yīng)算法與其FPGA實現(xiàn)。
　　文章首先給出基于Viterbi的標(biāo)準(zhǔn)MLSE算法實現(xiàn)步驟和仿真流程圖。在此基礎(chǔ)上對其FPGA實現(xiàn)方案進(jìn)行詳細(xì)設(shè)計,包括功能子模塊劃分、各模塊內(nèi)部接口、實現(xiàn)復(fù)雜度、信號狀態(tài)轉(zhuǎn)移流程,以及模塊間時序協(xié)調(diào)等設(shè)計過程。在Quartus II下完成MLSE各子模塊的Verilog編寫調(diào)試

3、和系統(tǒng)頂層設(shè)計與驗證。在Simulink中構(gòu)建無線多徑信道系統(tǒng)模型,對已實現(xiàn)的基于FPGA的MLSE設(shè)計進(jìn)行驗證和分析,結(jié)果進(jìn)一步驗證了該設(shè)計的合理與正確性。
　　研究了降低MLSE算法復(fù)雜度的兩種方法:基于預(yù)均衡PREQ-MLSE算法和基于集分割的RSSE算法。通過Matlab對兩者輸出誤碼率性能仿真發(fā)現(xiàn),RSSE算法性能更優(yōu)。故在MLSE的FPGA實現(xiàn)基礎(chǔ)上,對其各子模塊和系統(tǒng)頂層設(shè)計進(jìn)行相應(yīng)的改進(jìn),完成RSSE算法的FPGA

4、設(shè)計與實現(xiàn)。通過Quartus II與Simulink聯(lián)合驗證表明:RSSE算法復(fù)雜度較MLSE明顯下降,所耗FPGA邏輯單元數(shù)節(jié)省近一半,但均衡后輸出誤碼率性能則與MLSE較為接近。
　　針對傳統(tǒng)在MLSE輸出末端加入信道估計單元存在較長判決時延的缺點,引入了逐幸存處理算法PSP有效解決了這一問題。但PSP算法存在計算量大和需要存儲單元多不適合于FPGA實現(xiàn)的缺點,又引入了最小幸存處理算法 MSP,它有效解決了FPGA實現(xiàn)上的可