基于SystemVerilog的圖像縮放IP驗證平臺的研究與實現.pdf

1、在整個半導體行業(yè)蓬勃發(fā)展的背景下，集成電路的設計規(guī)模進一步擴大。因此近年來SOC芯片開始廣泛應用于各行各業(yè)。然而在SOC芯片開發(fā)過程中，芯片的驗證一直占據著整個項目周期的70％左右。傳統(tǒng)的驗證方法已經不能滿足目前芯片驗證中所遇到的許多問題。以先進的驗證理論為基礎的高效的驗證方法，成為芯片功能驗證的重要保障。
　　本文所研究的內容，是中國某知名電器公司的數字電視SOC芯片開發(fā)項目的一部分，即對其內部圖像縮放IP的RTL代碼進行全面的

2、功能驗證。從而確保圖像縮放IP的設計完全滿足設計規(guī)范，并實現所提出的功能要求。
　　文中首先回顧了驗證方法學的發(fā)展史，并指出芯片驗證所面臨的挑戰(zhàn)。而后對現今芯片驗證方法學的原理進行了細致的研究，并引入了一些重要的驗證概念，例如隨機化，覆蓋率，分層結構等。為后文奠定了扎實的理論基礎。
　　圖像縮放IP是數字電視SOC芯片中的一個重要的模塊。主要實現了對圖像的橫向和縱向放大，縮小處理功能。文中根據圖像縮放IP的設計要求，進行功能

3、點分析，從而制定出詳細的驗證策略。之后根據制定的驗證策略和測試點，以層次化，可重用，易維護為原則，并使用先進的隨機約束，參考模型，代碼覆蓋率和功能覆蓋率等先進的驗證技術為手段。用SystemVerilog語言對整個驗證平臺進行設計和搭建，并對整個驗證流程和驗證環(huán)境進行詳細的闡述。
　　最后，本文對整個驗證平臺和驗證結果進行了分析，確保了圖像縮放IP驗證的有效性和正確性。此外，文中所搭建的驗證平臺可以方便的復用于系統(tǒng)級驗證，并可作為