基于FPGA的數(shù)據(jù)加解密系統(tǒng)設(shè)計(jì).pdf

1、在信息全球化的時(shí)代，黑客、計(jì)算機(jī)病毒、電子竊聽(tīng)欺騙、網(wǎng)絡(luò)攻擊是人們所面臨的重大安全隱患，信息的安全性越來(lái)越受到人們的重視。閃存盤(pán)(U盤(pán))、移動(dòng)硬盤(pán)等信息存儲(chǔ)產(chǎn)品最容易受到攻擊，因此，存儲(chǔ)設(shè)備要求不只具有存儲(chǔ)數(shù)據(jù)的功能，還要具有病毒防護(hù)，加密的功能。目前，市面上具有加密功能的存儲(chǔ)產(chǎn)品可分為軟件加密和硬件加密兩種。軟件加密制約加密速度，硬件加密運(yùn)算處理速度快、安全性高成為研究的熱點(diǎn)。本論文采用國(guó)際上流行的高級(jí)加密標(biāo)準(zhǔn)(AES)為核心加密算法

2、，基于FPGA設(shè)計(jì)了一種數(shù)據(jù)加密接口，此接口可用于計(jì)算機(jī)與閃存盤(pán)、移動(dòng)硬盤(pán)等移動(dòng)存儲(chǔ)設(shè)備的安全數(shù)據(jù)傳輸。具有數(shù)據(jù)吞吐量大，處理速度快，防止暴力破解等特點(diǎn)。
　　 AES是分組加密算法，加密和解密時(shí)采用相同的密鑰。系統(tǒng)采用硬件描述語(yǔ)言VHDL和Verilog HDL混合編程，輔以原理圖輸入方式。設(shè)計(jì)中首先將需要加密的明文和密鑰通過(guò)PS/2鍵盤(pán)輸入。由于鍵盤(pán)輸入數(shù)據(jù)的長(zhǎng)度和AES算法要求的數(shù)據(jù)處理長(zhǎng)度不同，因此添加緩存模塊對(duì)輸入數(shù)據(jù)