納米尺度數(shù)字電路抗單粒子效應(yīng)的加固設(shè)計(jì)方法研究.pdf

1、單粒子效應(yīng)是引發(fā)航天器異常的主要原因。在數(shù)字電路中單粒子效應(yīng)主要包括單粒子翻轉(zhuǎn)(SEU)和單粒子瞬態(tài)(SET)，前者發(fā)生在時(shí)序元件中，表現(xiàn)為邏輯狀態(tài)的翻轉(zhuǎn);后者發(fā)生在組合邏輯和時(shí)鐘電路中，表現(xiàn)為瞬態(tài)脈沖。它們都可能形成軟錯(cuò)誤，影響電路的可靠性。隨著工藝進(jìn)入納米尺度，器件尺寸和供電電壓不斷下降，SEU和SET變得更加嚴(yán)重;而且時(shí)鐘頻率不斷上升，組合邏輯中的SET轉(zhuǎn)化為軟錯(cuò)誤的概率也在增加。因此，如何設(shè)計(jì)抗SEU和SET的集成電路成為迫切需

2、要解決的問題。
　　本論文研究抗SEU和SET的加固設(shè)計(jì)方法，旨在提高電路的可靠性。目前，已有的加固設(shè)計(jì)主要集中在防護(hù)SEU和（或）組合邏輯中的SET，不能防護(hù)時(shí)鐘電路中的SET;而且加固成本比較大，影響電路的性能和開銷，不利于實(shí)際應(yīng)用。抗SET的方法通常是在組合邏輯末端使用過濾電路，如時(shí)間冗余電路、施密特觸發(fā)器和CVSL門?？筍EU的方法有硬件冗余、分離節(jié)點(diǎn)、檢錯(cuò)糾錯(cuò)和切斷反饋環(huán)。同時(shí)抗SEU/SET的方法有時(shí)間冗余與硬件冗余的

3、結(jié)合（如TR-TMR和TR-HLR電路），以及包含延遲單元的鎖存器（如FERST和LSEH-1鎖存器）。
　　基于SMIC65nm CMOS工藝，本論文提出一種單粒子加固鎖存器設(shè)計(jì)。該鎖存器使用延遲單元和級聯(lián)C單元構(gòu)建時(shí)間冗余，屏蔽從組合邏輯傳播而來的SET。由于采用了嵌入式延遲單元，該鎖存器能夠容忍時(shí)鐘信號上的SET。當(dāng)內(nèi)部節(jié)點(diǎn)受單個(gè)粒子轟擊而發(fā)生邏輯翻轉(zhuǎn)，C單元進(jìn)入保持狀態(tài)以避免整個(gè)鎖存器受影響，抑制SEU。Hspice仿真結(jié)