容偏差百核片上網(wǎng)絡(luò)設(shè)計與多核粒度建模.pdf

1、隨著半導(dǎo)體工藝的演進(jìn)和集成電路技術(shù)的不斷發(fā)展，單芯片的集成度不斷提高。同時隨著處理器進(jìn)入多核時代，片上集成處理器核數(shù)不斷增加。在這樣的趨勢下，片上網(wǎng)絡(luò)(NoC)逐漸取代基于基于總線的SoC成為眾核(Many-Core)處理器的主流互連方式[1]。然而與此同時，芯片在制造過程中產(chǎn)生的缺陷也隨之增多，在使用過程中由于材料老化、電遷移、壓力遷移、電介質(zhì)擊穿、熱載流子注入，負(fù)偏壓溫度的不穩(wěn)定性等失效因素導(dǎo)致缺陷的增加。另外，工藝偏差[2]以及片

2、上軟錯問題[3]也給芯片的穩(wěn)定工作帶來了巨大大挑戰(zhàn)。為了提高芯片的可靠性、良品率，延長芯片的使用壽命，容錯方法在現(xiàn)代片上網(wǎng)絡(luò)設(shè)計中顯得愈發(fā)的重要。
　　本文實現(xiàn)了基于鏈路與開關(guān)測試的細(xì)粒度容錯路由器，以該路由器和測試核搭建了10×10的NoC網(wǎng)絡(luò)，網(wǎng)絡(luò)使用BISR[4]結(jié)構(gòu)測試結(jié)構(gòu)以線下測試的方法測試NoC網(wǎng)絡(luò)中鏈路和交換開關(guān)的失效狀況。測試結(jié)果表明在實際的錯誤情況下，本文提出的NoC網(wǎng)絡(luò)可以達(dá)到超過98％的IP使用率，同時基于各

3、鏈路工作頻率測試的基礎(chǔ)上，本文提出的NoC結(jié)構(gòu)可以在舍去部分低頻鏈路的情況下得到10％的全局時鐘頻率提升，8.36％的吞吐率增加和10.42％的網(wǎng)絡(luò)傳輸延時減少
　　本文在BISR的基礎(chǔ)上還提出了高可靠，高并行度的片上網(wǎng)絡(luò)測試結(jié)構(gòu)。該方法使用了多層次網(wǎng)絡(luò)，在普通的片上網(wǎng)絡(luò)上增加了全局的廣播網(wǎng)絡(luò)和匯集測試結(jié)果的匯集網(wǎng)絡(luò)。該方法利用其冗余特性，有效保證了測試部件的可靠性，同時提高了并行度，大大節(jié)約了測試時間。我們還提出完備的路由器內(nèi)測

4、試方法，以結(jié)合多層網(wǎng)絡(luò)實現(xiàn)全面的片上網(wǎng)絡(luò)測試。實驗結(jié)果表明，本文中的多層網(wǎng)結(jié)構(gòu)在100核時的面積開銷比BISR結(jié)構(gòu)減小了56％，并且其測試時間比BISR結(jié)構(gòu)減少85.8％，測試覆蓋率達(dá)100％。
　　量化分析在處理器設(shè)計過程中處于重要的指導(dǎo)性地位，因此對基于片上的多核處理器量化建模的作用不容忽視。本文打破盲目追逐性能的處理器建模方法，從處理器的粒度出發(fā)，結(jié)合性能，良率和時間穩(wěn)定性提出了一種片上網(wǎng)絡(luò)多核處理器綜合性能評估準(zhǔn)則。本文基