基于SVM的模擬電路可行域模型.pdf

1、目前數(shù)字集成電路的設計主要采取自頂向下的層次化設計方法。由于模擬集成電路自身設計的復雜性及局限性,使得它在進行層次式設計時遭遇不少困難,但采用這一設計方法是提高模擬電路設計自動化的必然途徑,并且也取得了一定的進展。
　　在模擬電路與系統(tǒng)的層次化設計過程中,每個層次的電路模塊都有進行優(yōu)化設計,其中由基本單元電路組成的行為層的設計是較為關鍵的步驟。在此步驟中,主要確定各組成單元電路的性能參數(shù),而不用考慮單元電路的拓撲結構和管子尺寸取值

2、。但是,為了滿足單元電路各個管子能夠飽和且符合設計規(guī)格,電路的各性能參數(shù)并不是能自由改變數(shù)值的數(shù)學變量。即對某種確定結構的電路單元,其各性能參數(shù)之間常常是相互制約,且滿足一定約束條件的,因此,要實現(xiàn)模擬電路的行為級設計,必須要先弄清各種基本單元電路性能參數(shù)之間的約束關系,即性能可行域模型。
　　本文的主要工作,即是關于模擬電路性能可行域模型的研究。目前,構造模擬電路性能可行域模型的一種較為有效方法,就是采用支持向量機的分類。同時,