高效可容錯末級Cache的設計與實現(xiàn).pdf

1、隨著應用需求的發(fā)展和芯片設計技術的進步，多核處理器已經(jīng)成為當前處理器的主流架構。目前，多核處理器普遍采用增加緩存級數(shù)以及增大末級緩存容量來緩解日益嚴重的“存儲墻”問題。但是，大容量末級 Cache的設計面臨著片上線延遲的不斷增長、有限的片外訪存帶寬、多線程相互干擾、可靠性急需提高等諸多挑戰(zhàn)。研究如何設計具有高效管理策略和可容錯的末級 Cache具有重要意義。
　　Matrix-M是一款自主研發(fā)的高性能多核DSP，其研發(fā)的成功將對我

2、國核心芯片自主可控戰(zhàn)略具有重要意義。本文以Matrix-M DSP為背景，對其末級Cache的高效管理策略和可容錯機制進行了設計和實現(xiàn)，具體工作和主要貢獻體現(xiàn)在以下幾個方面：
　　首先，介紹了芯片的整體結構和存儲層次，分析末級 Cache的設計需求，并根據(jù)設計需求確定了數(shù)據(jù)體和Tag體結構、替換算法、映象規(guī)則、寫策略以及管理控制策略。
　　其次，設計并實現(xiàn)三種末級Cache高效管理策略：1）在傳統(tǒng)替換算法的基礎上融入優(yōu)先權，

3、使駐留在 Cache中的數(shù)據(jù)擁有不同的級別，有效地緩和了末級Cache局部性相對較差的問題，減少了末級Cache的缺失率；2）通過配置外存空間的編址方式實現(xiàn)末級 Cache共享私有空間的靈活劃分，提高了整個末級 Cache的空間利用率；3）在寫分配的基礎上，提出一種“偽命中”的寫策略，減少了末級 Cache訪問的強制缺失。實驗結果表明，三種管理策略使末級 Cache性能分別得到不同程度的提高。
　　然后，設計并實現(xiàn)了基于Hsiao