EOSVI-CFAR算法研究及硬件設(shè)計(jì)與實(shí)現(xiàn).pdf

1、雷達(dá)信號(hào)處理中恒虛警率(CFAR)處理的目的是為了在目標(biāo)檢測(cè)過程中可以保證穩(wěn)定的虛警率。不同的恒虛警率算法在某些環(huán)境中有較好的檢測(cè)性能，但是在其余環(huán)境下性能惡化驗(yàn)證。對(duì)多種CFAR算法研究后發(fā)現(xiàn)，VI-CFAR在均勻背景，雜波邊緣背景下均有較好的性能，但在多目標(biāo)尤其是前后參考窗均存在干擾時(shí)其檢測(cè)性能下降嚴(yán)重。
　　本文提出了一種改進(jìn)的VI-CFAR檢測(cè)方法-EOSVI-CFAR，此方法通過改變VI選擇不同恒虛警的判別條件并且引入了

2、有序統(tǒng)計(jì)OS-CFAR算法。對(duì)EOSVI-CFAR進(jìn)行Matlab建模后，仿真結(jié)果表明，改進(jìn)后的算法有效改善了VI-CFAR的多目標(biāo)環(huán)境下檢測(cè)性能下降的問題，同時(shí)在均勻環(huán)境，雜波邊緣環(huán)境下仍保持著較好的性能。隨后進(jìn)行算法的硬件設(shè)計(jì)。根據(jù)要求給出了電路的實(shí)現(xiàn)方案，核心的模塊包括：累加求和模塊、乘累加模塊、關(guān)鍵判別函數(shù)模塊、控制模塊、閾值生成模塊、高速插入排序模塊。為了提高處理器的工作頻率，在原有的排序電路基礎(chǔ)上提出了新的實(shí)現(xiàn)方案，使用IS

3、E Virtex5綜合后最大時(shí)鐘頻率比原版提高了10％，大大增強(qiáng)了處理器的性能。對(duì)于排序，累加和，乘累加和結(jié)果使用延遲電路有效的減小了面積消耗。在功能驗(yàn)證階段，使用MATLAB，Modelsim聯(lián)合仿真，將前者的輸出結(jié)果與后者的輸出結(jié)果進(jìn)行對(duì)比分析，結(jié)果一致證明硬件實(shí)現(xiàn)正確。使用DC在0.18μm工藝下綜合，面積為760106μm，最壞情況下時(shí)鐘頻率可達(dá)215MHz。第一個(gè)數(shù)據(jù)從輸入到結(jié)果輸出需要31個(gè)時(shí)鐘周期。對(duì)RTL和綜合的網(wǎng)表做形