納米CMOS器件新結(jié)構(gòu)與閾值電壓模型研究.pdf

1、互補(bǔ)氧化物半導(dǎo)體（Complementary Metal-Oxide-Semiconductor，CMOS）器件尺寸進(jìn)入深亞微米以后，傳統(tǒng)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）的短溝道效應(yīng)（Short Channel Effects，SCEs）造成的器件性能退化越來越嚴(yán)重。國(guó)內(nèi)外提出了許多新的器件結(jié)構(gòu)和改進(jìn)方法來抑制器

2、件的短溝道效應(yīng)，提高器件的性能和工作效率。其中雙材料柵（Dual Material Gate，DMG）結(jié)構(gòu)和雙介質(zhì)（Dual Insulator，DI）柵結(jié)構(gòu)是通過改變溝道內(nèi)的電勢(shì)和電場(chǎng)分布的方法，能夠同時(shí)抑制短溝道效應(yīng)和提升載流子輸運(yùn)效率的新結(jié)構(gòu)。
　　本論文將DMG結(jié)構(gòu)應(yīng)用于體硅魚鰭型場(chǎng)效應(yīng)晶體管（Bulk-Fin Field-Effect Transistor， Bulk-FinFET）結(jié)構(gòu)，提出了一種新的器件結(jié)構(gòu) DMG-

3、Bulk-FinFET。并且用三維仿真軟件DAVINCI模擬比較了新結(jié)構(gòu)與傳統(tǒng)的體硅FinFET結(jié)構(gòu)的性能，驗(yàn)證了新結(jié)構(gòu)的可行性以及比起傳統(tǒng)結(jié)構(gòu)在抑制漏致勢(shì)壘降低效應(yīng)（Drain-Induced-Barrier-Lowering，DIBL），提高輸出電流和跨導(dǎo)等性能方面的優(yōu)勢(shì)。通過比較 DMG結(jié)構(gòu)的兩種材料柵長(zhǎng)比例和功函數(shù)差值這兩個(gè)重要參數(shù)對(duì)器件各方面性能的影響，設(shè)計(jì)了DMG結(jié)構(gòu)應(yīng)用在體硅FinFET上時(shí)最優(yōu)的結(jié)構(gòu)參數(shù)。
　　本論

4、文還求解了雙介質(zhì)雙柵MOSFET（Dual Insulator-Double Gate MOSFET，DI-DG MOSFET）結(jié)構(gòu)的表面電勢(shì)模型。在電勢(shì)模型的基礎(chǔ)上，利用閾值電壓的物理意義給出了閾值電壓的求解方程，并解得通用的閾值電壓表達(dá)式和長(zhǎng)溝閾值電壓表達(dá)式。比較二維仿真軟件MEDICI的模擬結(jié)果和模型解析結(jié)果，驗(yàn)證了模型的準(zhǔn)確性。分析了DI-DG MOSFET器件的不同結(jié)構(gòu)參數(shù)對(duì)DI-DG MOSFET器件的溝道表面電勢(shì)和閾值電壓