基于FPGA的數(shù)字IC時(shí)間參數(shù)測(cè)試技術(shù)研究.pdf

1、集成電路測(cè)試儀在集成電路的設(shè)計(jì)驗(yàn)證、產(chǎn)品檢驗(yàn)以及現(xiàn)場(chǎng)維護(hù)等各個(gè)階段都發(fā)揮著舉足輕重的作用，是保證集成電路的邏輯功能和動(dòng)態(tài)參數(shù)指標(biāo)符合技術(shù)要求的重要測(cè)試手段。本課題基于一種中小規(guī)模數(shù)字集成電路測(cè)試系統(tǒng)，研究了該系統(tǒng)中的時(shí)間參數(shù)測(cè)試板，完成集成電路動(dòng)態(tài)特性的時(shí)間參數(shù)測(cè)試。
　　本課題針對(duì)數(shù)字集成電路時(shí)間參數(shù)測(cè)試的問(wèn)題，以數(shù)字集成電路時(shí)間參數(shù)測(cè)試系統(tǒng)為主要的研究對(duì)象，在深入分析了數(shù)字集成電路時(shí)間參數(shù)測(cè)試原理和時(shí)間間隔測(cè)試原理的基礎(chǔ)上，對(duì)

2、數(shù)字集成電路時(shí)間參數(shù)測(cè)試方法和FPGA延遲線插值原理作了創(chuàng)新性和探索性研究。主要研究?jī)?nèi)容為：
　　1、分析了集成電路測(cè)試儀的發(fā)展?fàn)顩r和趨勢(shì)，研究了常用數(shù)字集成電路測(cè)試儀時(shí)間參數(shù)測(cè)試的基本內(nèi)容和測(cè)試方法，提出了本課題的測(cè)試方案。
　　2、完成系統(tǒng)硬件平臺(tái)的搭建。選用Altera公司的FPGA作為系統(tǒng)主控制器和協(xié)控制器。分析了系統(tǒng)硬件平臺(tái)的測(cè)量需求，采用ECL邏輯電平的高速比較器、數(shù)據(jù)選擇器和觸發(fā)器完成了采樣整形單元的設(shè)計(jì)。同時(shí)

3、，采用在FPGA芯片構(gòu)建延遲線測(cè)量時(shí)間間隔的方法，完成系統(tǒng)時(shí)間間隔測(cè)量單元的硬件電路的設(shè)計(jì)，最高測(cè)試分辨力達(dá)到125ps。
　　3、完成了系統(tǒng)硬件FPGA邏輯和上層ARM9驅(qū)動(dòng)程序的編寫(xiě)。針對(duì)數(shù)字集成電路測(cè)試儀平臺(tái)和本課題時(shí)間參數(shù)測(cè)試板平臺(tái)，分析了FPGA邏輯設(shè)計(jì)的原理和方法，以及ARM9底層驅(qū)動(dòng)程序的編寫(xiě)方法和流程，完成了時(shí)間參數(shù)測(cè)量板整個(gè)硬件設(shè)計(jì)平臺(tái)的驅(qū)動(dòng)程序的工作。
　　4、完成了系統(tǒng)硬件的動(dòng)態(tài)性能的驗(yàn)證工作。研究了幾