基于FPGA的并行加速實(shí)驗(yàn)平臺原型設(shè)計(jì)與實(shí)現(xiàn).pdf

1、近年來，隨著物聯(lián)網(wǎng)等新概念的提出和計(jì)算機(jī)技術(shù)的進(jìn)步，嵌入式系統(tǒng)正以前所未有的速度發(fā)展，各種新型的嵌入式設(shè)備不斷涌現(xiàn);而且這些新出現(xiàn)的設(shè)備對智能化和實(shí)時性的要求越來越高，因此需要的運(yùn)算量也越來越大。但是，傳統(tǒng)的嵌入式處理器由于受性能、頻率等方面的限制，單個的處理器已經(jīng)在很大程度上沒法滿足需求。如果采用多個嵌入式處理器來提高處理速度，其功耗必將會大大增加，對能量有限的嵌入式設(shè)備而言，這也是不合適的。在這種情況下，現(xiàn)場可編程邏輯門陣列(Fie

2、ld Programmable Gate Array, FPGA)加嵌入式處理器的異構(gòu)體系架構(gòu)成為了解決上述問題的一個理想方案之一。
　　 目前基于FPGA的并行加速模型可謂多種多樣，針對具體的算法采用FPGA作為協(xié)處理器進(jìn)行并行加速研究也是學(xué)術(shù)界的熱點(diǎn)之一。但是通常，將算法采用FPGA進(jìn)行并行加速后，多采用仿真和分析得到加速效果，缺少實(shí)際的板級測試，這主要是因?yàn)樗惴y試中需要與主控制器之間進(jìn)行大量而且快速的數(shù)據(jù)交換，但是目前尚

3、缺少這樣的數(shù)據(jù)交換平臺，因此急需這樣一個可以進(jìn)行高速數(shù)據(jù)交換的并行加速實(shí)驗(yàn)平臺，用于加速效果的板級測試。
　　 本文設(shè)計(jì)了一個并行加速實(shí)驗(yàn)平臺原型。為達(dá)到數(shù)據(jù)交換速度要求，該平臺采用PCI Express總線與主控制器進(jìn)行數(shù)據(jù)交換，為加速數(shù)據(jù)傳輸，采用了DMA傳輸?shù)姆绞?。文中給出了實(shí)驗(yàn)平臺的總體設(shè)計(jì)及實(shí)現(xiàn)步驟和方法。采用自上而下的模塊化設(shè)計(jì)模式，將平臺分為了PCI Express端點(diǎn)控制器模塊、PCI Express事物層報(bào)文處

4、理及DMA控制模塊、存儲控制器模塊、并行加速實(shí)驗(yàn)?zāi)K和并行加速模塊與存儲器控制器之間的接口模塊。作為整個平臺的核心模塊，PCI Express事務(wù)層報(bào)文處理及DMA控制器模塊邏輯復(fù)雜，子模塊眾多，本文中重點(diǎn)介紹了該模塊的詳細(xì)設(shè)計(jì)和實(shí)現(xiàn)過程，將其劃分為發(fā)送部件、接收部件、DMA控制器、讀請求封裝器、發(fā)送數(shù)據(jù)仲裁及準(zhǔn)備模塊、接收數(shù)據(jù)分發(fā)模塊、DMA與存儲器控制器接口模塊和DMA與并行加速模塊接口等子模塊分別實(shí)現(xiàn)。同時也給出了其他模塊的設(shè)計(jì)實(shí)