面向IP核的布圖規(guī)劃與Power Pad的協(xié)同優(yōu)化.pdf

1、隨著半導體工藝進入到深亞微米階段，供電電壓進一步降低，且金屬互連線在芯片面積中占據(jù)的比重越來越大，在單一芯片中集成的IP核越來越多，使得芯片的電壓降問題日益顯著。過大的電壓降會使得供電電壓不能滿足需求，影響芯片的性能，甚至導致整個芯片失效。傳統(tǒng)的SoC設計流程中，電壓降問題的驗證在布線階段后完成，一旦不滿足要求，需要重新設計，過程復雜且耗時。因此，在VLSI的設計中，電壓降問題應該在物理設計的前期階段引起足夠的重視并得到有效改善。

2、>　　本文針對SoC的結構和設計特點，為優(yōu)化電壓降并加速設計流程，提出了一種面向IP核的電壓降優(yōu)化算法，協(xié)同優(yōu)化布圖規(guī)劃和供電引腳。通過在布圖迭代過程中對模塊位置和供電引腳的位置進行優(yōu)化，實現(xiàn)滿足電壓降需求的優(yōu)化方案。所提出的方法采用了MCNC基準測試電路驗證了性能。論文的研究主要包含了以下兩個部分：
　　1.布圖規(guī)劃質量的好壞影響電源/地網絡中的電流密度的分布，首先針對高電流密度IP核模塊的電壓降問題，實現(xiàn)了一種考慮模塊電流密度

3、的布圖規(guī)劃優(yōu)化方法。基于快速模擬退火算法，提出了一種改進的SKB-tree表示方法，利于多供電引腳對角放置時布圖規(guī)劃的多目標優(yōu)化。實驗結果表明，相比于傳統(tǒng)的布圖規(guī)劃，所提出的方法雖使面積、線長分別增加了2.07％和2.66%，但可使高電流密度的IP核模塊與供電引腳的距離優(yōu)化65.43%，能快速有效地縮短兩者的距離，減小了有效電阻，從而實現(xiàn)電壓降的優(yōu)化。
　　2.考慮供電引腳對電源/地網絡中電壓降分布的影響，針對SoC傳統(tǒng)設計流程復