對數(shù)運算IP核的設(shè)計與應(yīng)用.pdf

1、在數(shù)據(jù)流的傳輸速度達(dá)到數(shù)百兆每秒的今天,DSP芯片運算速度的發(fā)展是相對滯后的。而在一些DSP處理中,對數(shù)運算是很重要的一個環(huán)節(jié)。因此,本文針對應(yīng)用于DSP芯片中的對數(shù)運算IP核,主要完成了算法優(yōu)化,硬件實現(xiàn)以及在數(shù)字助聽器關(guān)鍵算法中的應(yīng)用和測試。
　　(1)算法優(yōu)化:首先優(yōu)化了基于CORDIC的對數(shù)運算算法,針對在某些特定區(qū)間內(nèi)求解時誤差較大的問題,增加了一次迭代,使其精度性能提高了13.5％。其次,將多項式近似對數(shù)運算算法和逐位

2、待定對數(shù)運算算法組合,并優(yōu)化了多項式近似對數(shù)運算算法,針對其誤差的規(guī)律性和可預(yù)測性,在計算過程中加入了一個補償項,使其精度性能提高了3.8%。再次,將線性近似對數(shù)運算算法和逐位待定對數(shù)運算算法組合,并優(yōu)化了線性近似對數(shù)運算算法,提出查表后再分區(qū)間補償?shù)母倪M方式,使其精度性能提高了18.9%。
　　(2)硬件實現(xiàn):對三種對數(shù)運算算法進行硬件實現(xiàn),設(shè)計了三種對數(shù)運算IP核,通過對綜合報告的分析可知,為了達(dá)到精度的提升,本文設(shè)計的基于C

3、ORDIC的對數(shù)運算IP核犧牲了5.01%的速度性能和4.42%的面積性能;多項式近似和逐位待定組合對數(shù)運算IP核犧牲了1.9%的速度性能和1.3%的面積性能;線性近似和逐位待定組合對數(shù)運算IP核犧牲了3.5%的速度性能和8.2%的面積性能。
　　(3)在數(shù)字助聽器關(guān)鍵算法中的應(yīng)用與測試:將線性近似和逐位待定組合對數(shù)運算IP核置換到一個數(shù)字助聽器關(guān)鍵算法中去,并對其進行了基于FPGA的驗證。通過驗證結(jié)果的分析與比較可知,應(yīng)用線性近