基于Interlaken的高速數(shù)據(jù)傳輸接口電路設(shè)計(jì).pdf

1、隨著互聯(lián)網(wǎng)的蓬勃發(fā)展，互聯(lián)網(wǎng)用戶不斷增加，并且用戶對(duì)網(wǎng)絡(luò)帶寬要求也越來(lái)越高。因此，用戶數(shù)據(jù)量成指數(shù)級(jí)增長(zhǎng)，這對(duì)處于網(wǎng)絡(luò)中間層的交換機(jī)和路由器這類網(wǎng)絡(luò)處理設(shè)備的處理速度和吞吐量提出了極大的挑戰(zhàn)，采用基于Interlaken的高速數(shù)據(jù)接口能夠有效解決高速數(shù)據(jù)交互難題。
　　首先本文深入研究了Interlaken接口協(xié)議，該協(xié)議主要分為協(xié)議層的處理和幀層的處理。協(xié)議層進(jìn)行數(shù)據(jù)分割所采用的突發(fā)最大長(zhǎng)度參數(shù)，突發(fā)最小長(zhǎng)度參數(shù)分別為64Byt

2、es和32Bytes，支持片發(fā)、整包發(fā)送模式和帶內(nèi)流控。帶內(nèi)流控采用突發(fā)控制字的帶內(nèi)流控字段和備用字段對(duì)256個(gè)邏輯通道進(jìn)行編碼的方法。幀層將通道中的數(shù)據(jù)封裝成元幀，然后進(jìn)行發(fā)送，元幀長(zhǎng)度為2000字。然后設(shè)計(jì)了Interlaken發(fā)送端和接收端接口電路的各功能模塊，其中采用并行邊擾碼有效地避免自同步擾碼器導(dǎo)致的誤碼復(fù)制問(wèn)題。接著經(jīng)過(guò)模塊級(jí)和芯片級(jí)功能驗(yàn)證，證明了芯片符合設(shè)計(jì)指標(biāo)。最后再經(jīng)過(guò)FPGA的驗(yàn)證，通過(guò)綜合生成網(wǎng)表，證明了設(shè)計(jì)中

3、不存在時(shí)序違例。在FPGA驗(yàn)證過(guò)程中，使用思博倫儀器嚴(yán)格地配包，對(duì)FPGA發(fā)包，和對(duì)FPGA出來(lái)的包進(jìn)行檢驗(yàn)，通過(guò)對(duì)結(jié)果的分析再次證明芯片實(shí)現(xiàn)了預(yù)期的功能。
　　本文設(shè)計(jì)了支持256個(gè)邏輯通道的Interlaken接口電路，采用8條通道與8條SerDes對(duì)接，每條SerDes的速率為6.25Gbps，滿足系統(tǒng)40Gbps吞吐率的要求。仿真結(jié)果表明，當(dāng)沒(méi)有流控信號(hào)時(shí)，片發(fā)和整包發(fā)送都不存在丟包;當(dāng)流控信號(hào)起來(lái)時(shí)，丟包率在5％以內(nèi)，符