布圖規(guī)劃約束對(duì)VLSI設(shè)計(jì)性能的影響.pdf

1、隨著現(xiàn)代芯片工藝技術(shù)的飛速發(fā)展，片上系統(tǒng)（SoC: System-on-Chip）設(shè)計(jì)已成為主流，單一芯片所包含的模塊越來(lái)越多，設(shè)計(jì)呈現(xiàn)出復(fù)雜性。通過(guò)SoC的設(shè)計(jì)方法，降低了芯片的設(shè)計(jì)成本，優(yōu)化了芯片面積，大大提高了芯片的整體性能。物理設(shè)計(jì)在超大規(guī)模集成電路中起著至關(guān)重要的作用，目前的VLSI(Verylarge Scale Integration)物理設(shè)計(jì)中廣泛采用層次化的分級(jí)設(shè)計(jì)方法，一般分為劃分、布圖規(guī)劃、布局及布線(xiàn)等階段。布圖規(guī)

2、劃是VLSI電路物理設(shè)計(jì)中的重要的一環(huán)，尤其是在片上系統(tǒng)設(shè)計(jì)中，布圖規(guī)劃的好壞往往對(duì)布局、布線(xiàn)的結(jié)果甚至最終芯片的性能有很大的影響。
　　本文介紹了超大規(guī)模集成電路物理設(shè)計(jì)中各個(gè)階段的相關(guān)算法，包括劃分算法、布圖規(guī)劃表示法、布局算法以及布線(xiàn)算法，并且對(duì)布圖規(guī)劃約束做了簡(jiǎn)單的介紹，其中包括對(duì)齊約束、鄰接約束、預(yù)置約束、邊界約束和聚類(lèi)約束，提出了布圖規(guī)劃約束嵌入算法。通過(guò)對(duì)IBM-HB+ Benchmark嵌入布圖規(guī)劃約束，研究了布圖

3、規(guī)劃約束對(duì)VLSI物理設(shè)計(jì)中各個(gè)階段的影響。
　　前置嵌入布圖規(guī)劃約束的實(shí)驗(yàn)表明，嵌入約束后芯片設(shè)計(jì)面積、布線(xiàn)長(zhǎng)和空白占比有一定程度上的減少，運(yùn)行時(shí)間基本維持不變。對(duì)布局階段的對(duì)比結(jié)果分析可知，嵌入約束造成了電路中半周長(zhǎng)和算法運(yùn)行時(shí)間一定程度的增加;在布線(xiàn)階段的對(duì)比結(jié)果分析可知，嵌入約束造成了線(xiàn)長(zhǎng)和運(yùn)行時(shí)間明顯的增加。后置嵌入布圖規(guī)劃約束的實(shí)驗(yàn)表明，嵌入不同的約束對(duì)物理設(shè)計(jì)的布局和布線(xiàn)影響不同，并且嵌入約束的模塊比例不同對(duì)電路設(shè)計(jì)