32位微處理器一級指令Cache中SRAM的設(shè)計.pdf

1、隨著處理器(Central Processing Unit, CPU)集成規(guī)模的不斷增大，基于靜態(tài)隨機存儲器（Static Random Access Memory, SRAM）技術(shù)的高速緩存(cache)的容量也在快速增加，其在片上系統(tǒng)(System on Chip，SoC)中的面積比重更是逐年增大，因而cache性能的優(yōu)劣會對CPU的性能產(chǎn)生重要影響。高速緩存的基本作用是平滑CPU和主存儲器的速度差異，而為了獲得足夠快的訪問速度，通

2、常使用SRAM技術(shù)對cache進行設(shè)計，所以定制關(guān)鍵路徑上的高速低功耗SRAM對于改善CPU的性能是十分有利的。
　　本文通過研究SRAM的結(jié)構(gòu)和工作原理，并根據(jù)一級(L1)指令(instruction) cache中SRAM的性能要求完成Data SRAM、Tag SRAM和Status SRAM的全定制設(shè)計。首先通過分析SRAM存儲單元的讀操作過程和寫操作過程得到單元中各類晶體管尺寸的限定條件，并給出本文所用存儲單元的設(shè)計參數(shù)

3、。為了縮短字線脈沖的寬度，減少SRAM位線的讀寫功耗，同時消除版圖設(shè)計中金屬連線延遲對字線脈沖寬度的影響，本文在Data SRAM中使用自定時技術(shù)來控制字線脈沖的寬度進而完成對存儲單元的讀寫操作。接著，本論文詳細介紹了一種可以提高Data SRAM速度和降低讀操作功耗的新穎鎖存型靈敏放大器(SenseAmplifier, SA)以及一種將高位地址和低位地址分別進行動態(tài)比較從而可以有效加快Tag比較速度的np-CMOS邏輯動態(tài)比較電路。隨

4、后介紹了L1指令cache中SRAM各功能模塊的結(jié)構(gòu)化設(shè)計方法，并按照SRAM的整體布局完成版圖設(shè)計。最后通過對SRAM進行全局模擬仿真來驗證SRAM讀寫操作的功能正確性和時序符合性。
　　本課題設(shè)計的Data SRAM、Tag SRAM和Status SRAM的容量分別為32KB、3KB和128B。在1.0V電源電壓下，基于TSMC65nm工藝的仿真結(jié)果顯示，TagSRAM、Status SRAM以及Data SRAM在wors