一種基于統(tǒng)計分布的近閾值電路時序分析方法的實現(xiàn).pdf

1、一直以來，降低電路工作電壓是低功耗設計中的一種有效手段。但是，隨著電壓的降低，工藝參數(shù)局部波動對電路性能的影響也隨之加劇。這使得傳統(tǒng)基于工藝角的靜態(tài)時序分析方法過度悲觀地估計電路延時，而不再適用于近閾值設計。普通的統(tǒng)計靜態(tài)時序分析方法將單元延時作為高斯分布處理，并不能準確反映近閾值下的情況。因此，需要一種支持單元延時為非高斯分布的高效統(tǒng)計靜態(tài)時序分析方法。
　　本文從單元表征和路徑時序分析兩方面，給出了一種適用于近閾值的統(tǒng)計靜態(tài)時

2、序分析方法。在單元表征中，本文采用工作點算法得到單元延時分布的離散值，同時，針對工作點算法仿真量大，運行時間長的問題，提出了采用逆高斯模型擬合單元延時分布的方法。理論的分析結(jié)果顯示，逆高斯模型擬合方法可以將仿真量降低到原來的1/12。在路徑的時序分析中，本文充分考慮了單元延時之間的相關性，并通過將路徑延時求解問題轉(zhuǎn)換為計算單元工作點的算法問題，實現(xiàn)了路徑的統(tǒng)計靜態(tài)時序分析。最后，本文結(jié)合數(shù)據(jù)路徑的靜態(tài)時序分析和時鐘路徑的統(tǒng)計靜態(tài)時序分析