基于FPGA的基帶信號發(fā)生器的設計與實現.pdf

1、隨著電子信息技術的不斷進步，無線通信測試領域對于激勵信號的性能要求越來越嚴苛，不僅需要信號具有可調節(jié)的頻率及范圍，而且要求其頻率穩(wěn)定度高、切換速度快等。因此，對于高速高性能信號發(fā)生器的研究越來越成為科學技術領域的熱點。本文針對無線通信系統(tǒng)中射頻收發(fā)芯片對于基帶測試信號的需求，設計并實現了一款基于FPGA的基帶信號發(fā)生器（信號發(fā)生器也叫振蕩器）。
　　本文根據設計需求，具體分析了直接數字頻率合成(DDFS)技術和直接數字波形合成(D

2、DWS)技術的優(yōu)缺點，確定了基于SOPC系統(tǒng)的DDWS波形合成方案。結合DDWS波形合成技術的發(fā)展和性能指標需求，論文重點對波形存儲深度擴展和改善輸出波形質量等關鍵技術展開了研究。在基帶信號發(fā)生器的波形存儲深度擴展方面，為了節(jié)省周期性重復波形序列的存儲空間占用，論文根據序列波形合成技術的原理以及Altera FPGA平臺的設計特點，基于DMA的控制方式，在NiosⅡ開發(fā)環(huán)境下通過調整DMA描述字(descriptor)的傳輸方式實現序列

3、波形地址的控制邏輯，并最終完成了基于NiosⅡ的序列波形合成方案;在改善基帶信號發(fā)生器輸出波形質量方面，論文研究了DDWS波形合成過程中的誤差來源，重點針對DAC非線性誤差采用數字預失真的方法進行了補償，通過建立與輸入序列相關的二元高斯基函數誤差模型，根據頻譜儀測試提取出輸出波形頻譜相應的功率點參數值，經過最小二乘法求得模型對應的系數并確定誤差序列，最終在數字域內實現了相關誤差的補償。
　　為了驗證系統(tǒng)的各項指標是否滿足設計要求，

4、本文搭建了相應的測試平臺。根據對測試結果的驗證和分析，基于NiosⅡ的序列波形合成功能可以對單次存儲的波形序列實現不同重復次數的循環(huán)序列輸出以及時隙控制下的突發(fā)序列輸出，等效于提升了波形存儲深度。同時，以正弦輸入序列為例，實際測試DAC非線性誤差補償前后系統(tǒng)信噪比SNR提高約8dB，無雜散動態(tài)范圍SFDR提高6.12dB。當系統(tǒng)輸入為64QAM調制信號時，EVM約為1.75％;結果表明，本文設計的基帶信號發(fā)生器達到了系統(tǒng)要求的各項指標。