基于復(fù)合域的高階掩碼研究及其VLSI硬件實現(xiàn).pdf

1、隨著計算機網(wǎng)絡(luò)的極速發(fā)展，信息安全成為當(dāng)今不可忽視的重要問題，對密碼芯片的攻擊與防御成為信息安全領(lǐng)域的研究熱點。其中以功耗攻擊為代表的側(cè)信道攻擊技術(shù)對密碼芯片的安全構(gòu)成嚴(yán)重威脅，基于復(fù)合域的掩碼方案以其特有的優(yōu)勢成為一種有效防御功耗攻擊的方法。
　　本文針對基于復(fù)合域的S盒構(gòu)造算法進(jìn)行研究，采用在有限域GF(24)上降低掩碼數(shù)量的低熵掩碼思想，降低了復(fù)合域求逆運算的乘法數(shù)量，在此基礎(chǔ)上采用部分模塊復(fù)用結(jié)構(gòu)，最終提出了一種低面積復(fù)雜

2、度的基于復(fù)合域的通用低熵高階掩碼方案。與傳統(tǒng)的方案相比減少了邏輯資源的使用，且能夠適用于由求逆運算構(gòu)成的任意S盒的任意階掩碼方案。通過EDA工具對不同方案的硬件實現(xiàn)及綜合仿真，結(jié)果表明該方案的一階掩碼比OSWALD、汪鵬君和AHN等提出的S盒有限域?qū)崿F(xiàn)的硬件規(guī)模分別降低了27.9％,11.9％和5.3％，最后對該方案的安全性進(jìn)行了證明。
　　將所提出的方案應(yīng)用于AES加密算法，并對該方案進(jìn)行了具體硬件實現(xiàn)。本文采用TSMC40nm

3、標(biāo)準(zhǔn)工藝庫，采用Synopsys DC綜合工具及ICC自動布局布線工具，對非掩碼、一階和二階掩碼AES電路進(jìn)行了綜合，在25MHz的工作頻率下，非掩碼、一階和二階掩碼AES的電路面積分別為310.5×309.9μm2、401.9×402μm2、561×560μm2。此外采用差分功耗攻擊平臺對一階掩碼AES進(jìn)行了實際的功耗攻擊實驗，實驗結(jié)果表明無法獲取正確的密鑰。本文設(shè)計的基于復(fù)合域通用低熵掩碼方案在保證一定的安全性下，降低了對硬件資源的