基于環(huán)形振蕩器的可尋址測(cè)試芯片的研究與實(shí)現(xiàn).pdf

1、隨著集成電路關(guān)鍵尺寸(Critical Dimension)的不斷減小并逐漸接近物理極限，其設(shè)計(jì)規(guī)則、制造工藝以及生產(chǎn)流程也變得更加復(fù)雜，由此引發(fā)的成品率下降的問(wèn)題也愈發(fā)嚴(yán)重。測(cè)試芯片(Test Chip)集成了具備提取電學(xué)、物理參數(shù)以及檢測(cè)工藝缺陷等功能的各類測(cè)試結(jié)構(gòu)(Test Structure)，它在進(jìn)入納米時(shí)代后的集成電路成品率領(lǐng)域扮演著尤為重要的角色。
　　作為測(cè)試結(jié)構(gòu)的一種類型，環(huán)形振蕩器(Ring Oscillato

2、r，RO)常用于電路時(shí)間延遲的測(cè)量、交流參數(shù)的提取以及工藝波動(dòng)的捕捉。為了提高芯片單位面積內(nèi)可集成的測(cè)試結(jié)構(gòu)的數(shù)量，可尋址的測(cè)試芯片設(shè)計(jì)方案被提出并逐步得到廣泛應(yīng)用。而測(cè)試結(jié)構(gòu)集成度提高的同時(shí)，測(cè)試芯片版圖的生成工作也會(huì)變的相對(duì)繁瑣，對(duì)于RO這類版圖較為復(fù)雜的測(cè)試結(jié)構(gòu)，情況更不容樂(lè)觀。如果借鑒電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，EDA)中的一些思想，利用軟件和版圖數(shù)據(jù)庫(kù)實(shí)現(xiàn)版圖生成自動(dòng)化，既能大大縮

3、短用于版圖生成的時(shí)間，又能在一定程度上避免人工繪制版圖出現(xiàn)的錯(cuò)誤。
　　本文圍繞基于環(huán)形振蕩器的測(cè)試芯片展開研究，并提出了一套完整的實(shí)現(xiàn)方案——一種基于環(huán)形振蕩器的高面積利用率的可尋址測(cè)試芯片，它可以被放置在晶圓的劃片槽區(qū)域，用于裸片切割前的測(cè)試，并配有一套專用的版圖自動(dòng)化生成平臺(tái)，用于節(jié)約版圖設(shè)計(jì)的時(shí)間成本。該方案還從以下細(xì)節(jié)入手，確保在引入可尋址方案后仍能保持一定的測(cè)試精度以及測(cè)試便利度:
　　(1)考慮到引入可尋址方案

4、后，測(cè)試芯片所集成的環(huán)形振蕩器類型、輸出頻率的多樣化，本文采用了“局部——全局”兩級(jí)分頻器的設(shè)計(jì)，將集成于同一測(cè)試芯片的各類環(huán)形振蕩器的輸出頻率降至一個(gè)盡可能小的范圍，以便外部測(cè)試設(shè)備能對(duì)各輸出頻率進(jìn)行精確的測(cè)量;
　　(2)考慮到電流測(cè)量準(zhǔn)確性，使用兩組分立的電源、地網(wǎng)絡(luò)為待測(cè)環(huán)形振蕩器和外圍電路供電;
　　(3)考慮到供電電壓的準(zhǔn)確性，采用了獨(dú)熱碼與傳統(tǒng)二進(jìn)制編解碼結(jié)合的可尋址方案，并使用“十字交疊繞線法”進(jìn)一步減少電源