低相位噪聲壓控晶體振蕩器芯片的研究與實(shí)現(xiàn).pdf

1、近年來隨著全球通信行業(yè)的飛速發(fā)展，手機(jī)、PAD以及筆記本電腦等電子產(chǎn)品逐漸成為日常生活的必需品，極大地刺激了市場(chǎng)對(duì)壓控晶體振蕩器的需求，也對(duì)壓控晶體振蕩器的相位噪聲、壓控頻率調(diào)節(jié)范圍以及壓控線性度等性能指標(biāo)提出了更高的要求。但對(duì)于傳統(tǒng)壓控晶體振蕩器而言，提高它的壓控頻率調(diào)節(jié)范圍，會(huì)引起相位噪聲性能的惡化，而在基站和光纖通信等通信系統(tǒng)中，往往要求壓控晶體振蕩器具有低噪聲、寬頻率調(diào)節(jié)范圍和高線性度等特性。為了解決上述問題，同時(shí)考慮到CMOS

2、工藝低成本和高集成度的優(yōu)點(diǎn)，本文研究并設(shè)計(jì)基于CMOS工藝的低相位噪聲、寬壓控頻率調(diào)節(jié)范圍以及高線性度的壓控晶體振蕩器芯片。壓控晶體振蕩器在通信領(lǐng)域具有廣闊的應(yīng)用前景，研發(fā)壓控晶體振蕩器具有重要的實(shí)際意義和價(jià)值。
　　通過對(duì)現(xiàn)有振蕩器結(jié)構(gòu)以及相位噪聲優(yōu)化技術(shù)的研究，本文提出了一種新穎的差分gm增強(qiáng)Colpitts振蕩倍頻電路結(jié)構(gòu)，采用push-push輸出結(jié)構(gòu)，以及片外電感和片內(nèi)電容構(gòu)成的LC選頻網(wǎng)絡(luò)來得到2倍頻輸出，不需要額外的

3、倍頻電路，因此降低了功耗，改善了相位噪聲。此外通過反饋限幅技術(shù)提高振蕩器的幅度穩(wěn)定度，結(jié)合相位噪聲優(yōu)化技術(shù)，進(jìn)一步降低了振蕩器的相位噪聲。gm增強(qiáng)技術(shù)減小了振蕩器的啟動(dòng)時(shí)間。
　　提高壓控頻率調(diào)節(jié)范圍的方法是減小晶體諧振器兩端的負(fù)載電容和寄生電容。為了減小負(fù)載電容，本文提出了一種變?nèi)莨軓?fù)用技術(shù);為了減小寄生電容，一方面采用寄生電容更小的變?nèi)莨艽鍼IP電容作為隔直電容，另一方面通過合理的版圖設(shè)計(jì)。
　　研究了CMOS工藝中變

4、容管C-V特性的非線性及其對(duì)壓控晶體振蕩器壓控線性度的影響，基于變?nèi)莨蹸-V特性的數(shù)學(xué)模型，提出了一種有效的變?nèi)莨蹸-V特性線性化技術(shù)。通過使用分布式的控制電壓調(diào)諧變?nèi)莨荜嚵校@著地提高了變?nèi)莨荜嚵蠧-V特性的線性度，壓控晶體振蕩器芯片的壓控頻率調(diào)節(jié)線性度也因此得到了明顯改善。此外，為了減小了變?nèi)莨荜嚵械膹?fù)雜度，本文將壓控電壓和用來校準(zhǔn)晶體的頻率準(zhǔn)確度4bit數(shù)字控制碼合并為一個(gè)控制電壓，因此不需要額外的數(shù)控變?nèi)莨荜嚵小?br>　　基于

5、Chartered0.35μm CMOS2P3M工藝，采用Cadence工具完成了壓控晶體振蕩器芯片的電路原理圖設(shè)計(jì)和版圖設(shè)計(jì)，并進(jìn)行流片封裝，芯片的面積為1.53mm×1.60mm，工作電壓為3.3V。將晶體諧振器、電感和芯片集成在同一塊PCB板上，封裝后的尺寸為6.6mm×4.4mm×1.2mm。該芯片采用諧振頻率為40MHz的AT切貼片晶體作為輸入，提供40MHz和80MHz兩種輸出頻率，同時(shí)芯片提供LVCMOS和LVPECL兩種

6、輸出模驅(qū)動(dòng)式。芯片內(nèi)部有寄存器和OTP存儲(chǔ)單元，用戶可以根據(jù)自己的需求，通過C++控制程序?qū)π酒M(jìn)行讀寫，選擇相應(yīng)的輸出頻率和輸出模式。LVCMOS模式下消耗的電流為20mA，LVPECL模式下消耗的電流為40mA。當(dāng)輸出頻率為80MHz時(shí)，壓控頻率調(diào)節(jié)范圍達(dá)到了+/-135ppm，壓控線性度小于5％，數(shù)控頻率調(diào)節(jié)范圍為為+12ppm/-15ppm。諧波抑制大于44dB，偏移80MHz載波信號(hào)10Hz、100Hz和1kHz處的相位噪聲分