異步復(fù)位,同步釋放

1、異步復(fù)位，同步釋放(2009082014:51:49)轉(zhuǎn)載標(biāo)簽：雜談分類：ASIC_Design一、特點：同步復(fù)位：顧名思義，同步復(fù)位就是指復(fù)位信號只有在時鐘上升沿到來時，才能有效。否則，無法完成對系統(tǒng)的復(fù)位工作。用Verilog描述如下：always@(posedgeclk)beginif(!Rst_n)...end異步復(fù)位：它是指無論時鐘沿是否到來，只要復(fù)位信號有效，就對系統(tǒng)進行復(fù)位。用Verilog描述如下：always@(pos

2、edgeclknegedgeRst_n)beginif(!Rst_n)...end二、各自的優(yōu)缺點：1、總的來說，同步復(fù)位的優(yōu)點大概有3條：a、有利于仿真器的仿真。b、可以使所設(shè)計的系統(tǒng)成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。他的缺點也有不少，主要有以下幾條：a、復(fù)位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完

3、成復(fù)位任務(wù)。同時還要考慮，諸如：clkskew組合邏輯路徑延時復(fù)位延時等因素。b、由于大多數(shù)的邏輯器件的目標(biāo)庫內(nèi)的DFF都只有異步復(fù)位端口，所以，倘若采用同步復(fù)inputclkasyncrst_n)regrff1always@(posedgeclknegedgeasyncrst_n)beginif(!asyncrst_n)rst_nrff1=2b0elserst_nrff1=rff11b1endendmodule大家可以看到，這就是一個

4、dff，異步復(fù)位信號直接接在它的異步復(fù)位端口上（低電平有效），然后數(shù)據(jù)輸入端rff1一直為高電平‘1’。倘若異步復(fù)位信號有效的話，觸發(fā)器就會復(fù)位，輸出為低，從而復(fù)位后繼系統(tǒng)。但是，又由于這屬于時鐘沿觸發(fā)，當(dāng)復(fù)位信號釋放時，觸發(fā)器的輸出要延遲一個時鐘周期才能恢復(fù)成‘1’，因此使得復(fù)位信號的釋放與時鐘沿同步化。此外，還有一種方法更為直接，就是直接在異步復(fù)位信號后加一個D觸發(fā)器，然后用D觸發(fā)器的輸出作為后級系統(tǒng)的復(fù)位信號，也能達到相同的效果。