同步復位與異步復位-異步復位和同步復位區(qū)別-異步復位同步釋放

1、同步復位與異步復位同步復位與異步復位異步復位和同步復位區(qū)別異步復位和同步復位區(qū)別異步復位同步異步復位同步釋放釋放學習筆記2009010511:23:06閱讀107評論0字號：大中小訂閱一、同步復位與異步復位特點：同步復位就是指復位信號只有在時鐘上升沿到來時，才能有效。否則，無法完成對系統(tǒng)的復位工作。異步復位是指無論時鐘沿是否到來，只要復位信號有效，就對系統(tǒng)進行復位。二、異步復位和同步復位的優(yōu)缺點：1、同步復位的優(yōu)點大概有3條：a、有利于

2、仿真器的仿真。b、可以使所設計的系統(tǒng)成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。同步復位的缺點：a、復位信號的有效時長必須大于時鐘周期，才能真正被系統(tǒng)識別并完成復位任務。同時還要考慮，諸如：組合邏輯路徑延時復位延時等因素。b、由于大多數(shù)的邏輯器件的目標庫內(nèi)的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄

3、存器的數(shù)據(jù)輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。2、異步復位的優(yōu)點也有三條：a、大多數(shù)目標器件庫的dff都有異步復位端口，因此采用異步復位可以節(jié)省資源。所謂異步復位同步釋放，也就是在Reset信號為低時，馬上復位所有信號，而Reset信號由低到高釋放時，為了防止出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象，而將Reset信號用D觸發(fā)器向后延一周期，這樣達到兩全齊美的結(jié)果。亞穩(wěn)態(tài)的簡單解決辦法只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設計的電路首先要

4、減少亞穩(wěn)態(tài)導致錯誤的發(fā)生，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。前者要靠同步來實現(xiàn)，而后者根據(jù)不同的設計應用有不同的處理辦法。用同步來減少亞穩(wěn)態(tài)發(fā)生機會的典型電路如圖1所示。圖1兩級同步化電路在圖1中，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是即使第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過一個CLK周期后，第二個觸發(fā)器D端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器Q端基本不會產(chǎn)生亞穩(wěn)態(tài)。注意

5、，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發(fā)器Q出現(xiàn)了亞穩(wěn)態(tài)會有什么后果呢？后果的嚴重程度是由你的設計決定的，如果系統(tǒng)對產(chǎn)生的錯誤不敏感，那么系統(tǒng)可能正常工作，或者經(jīng)過短暫的異常之后可以恢復正常工作，例如設計異步FIFO時使用格雷碼計數(shù)器當讀寫地址的指針就是處于這方面的考慮。如果設計上沒有考慮如何降低系統(tǒng)對亞穩(wěn)態(tài)的敏感程度，那么一旦出現(xiàn)亞穩(wěn)態(tài)，系統(tǒng)可能就崩潰了。Curesfmetastability（摘自johnson所