中文版verilog hdl簡明教程第5章 門電平模型

1、中文版VerilogHDL簡明教程：第5章門電平模型門電平模型本章講述VerilogHDL為門級電路建模的能力，包括可以使用的內置基本門和如何使用它們來進行硬件描述。5.1內置基本門VerilogHDL中提供下列內置基本門：1)多輸入門：nnxxn2)多輸出門：bufnot3)三態(tài)門：bufif0bufif1notif0notif14)上拉、下拉電阻：pulluppulldown5)MOS開關：cmosnmospmosrcmosrnmo

2、srpmos6)雙向開關：trantranif0tranif1rtranrtranif0rtranif1門級邏輯設計描述中可使用具體的門實例語句。下面是簡單的門實例語句的格式。gate_type[instance_name](term1term2...termN)注意，instance_name是可選的；gate_type為前面列出的某種門類型。各term用于表示與門的輸入輸出端口相連的線網(wǎng)或寄存器。同一門類型的多個實例能夠在一個結構形

3、式中定義。語法如下:gate_type例如:bufB1（Fan[0]，F(xiàn)an[1]，F(xiàn)an[2]，F(xiàn)an[3]，Clk）notN1（PhA，PhB，Ready）在第一個門實例語句中，Clk是緩沖門的輸入。門B1有4個輸出：Fan[0]到Fan[3]。在第二個門實例語句中，Ready是非門的唯一輸入端口。門N1有兩個輸出：PhA和PhB。5.4三態(tài)門三態(tài)門有:bufif0bufif1notif0notif1這些門用于對三態(tài)驅動器建模。這些

4、門有一個輸出、一個數(shù)據(jù)輸入和一個控制輸入。三態(tài)門實例語句的基本語法如下：tristate_gate[instance_name](OutputAInputBControlC)第一個端口OutputA是輸出端口，第二個端口InputB是數(shù)據(jù)輸入，ControlC是控制輸入。根據(jù)控制輸入，輸出可被驅動到高阻狀態(tài)，即值z。對于bufif0，若通過控制輸入為1，則輸出為z；否則數(shù)據(jù)被傳輸至輸出端。對于bufif1，若控制輸入為0，則輸出為z。對

5、于notif0，如果控制輸出為1，那么輸出為z；否則輸入數(shù)據(jù)值的非傳輸?shù)捷敵龆?。對于notif1，若控制輸入為0；則輸出為z。例如:bufif1BF1（Dbus，MemData，Strobe）；notif0NT2(AddrAbusProbe)當Strobe為0時，bufif1門BF1驅動輸出Dbus為高阻；否則MemData被傳輸至Dbus。在第2個實例語句中，當Probe為1時，Addr為高阻；否則Abus的非傳輸?shù)紸ddr。5.5上