數(shù)字集成電路課程設(shè)計(jì)報(bào)告——通訊集成電路

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文檔簡介

1、　　集成電路設(shè)計(jì)　　課程設(shè)計(jì)報(bào)告　　題目： E1數(shù)據(jù)存儲和讀取 　　院系：電子工程學(xué)院 　　專業(yè)班級： <p&g

2、t;　　學(xué) 號： 　　姓名： 　　導(dǎo)師姓名： 　　報(bào)告日期： 　　設(shè)計(jì)概述　　E1數(shù)據(jù)存儲和讀取

3、　　設(shè)計(jì)任務(wù)　　本設(shè)計(jì)用電路實(shí)現(xiàn)把輸入的E1數(shù)據(jù)碼流0到31數(shù)據(jù)順序?qū)懭腚p口RAM中，以字節(jié)的形式輸入，時(shí)鐘頻率為256KHz，并以0到31循環(huán)寫，然后把數(shù)據(jù)分為4組，即：　　0 4 8 12 16 20 24 28

4、　1 5 9 13 17 21 25 29　　2 6 10 14 18 22 26 30　　3 7 11 15 19 23 27 31　　每組以64KHz頻率按31到0的順序均勻循環(huán)連續(xù)輸出。　　設(shè)計(jì)目的<

5、;/b>　　本設(shè)計(jì)主要實(shí)現(xiàn)E1數(shù)據(jù)的存儲和讀取，實(shí)現(xiàn)通信系統(tǒng)中數(shù)據(jù)的轉(zhuǎn)換和傳輸。這里我們只涉及到一路的E1數(shù)據(jù)流。　　使用軟件及環(huán)境設(shè)備　　本設(shè)計(jì)主要在windows環(huán)境下實(shí)現(xiàn)詳細(xì)設(shè)計(jì)，在lniux環(huán)境下實(shí)現(xiàn)仿真，綜合和STA。使用的軟件如下&l

6、t;p>　　1）Modelsim6.1 實(shí)現(xiàn)Verilog HDL語言的設(shè)計(jì)和仿真。　　2）Synopsys公司的軟件有：　　NC-Verilog 實(shí)現(xiàn)功能仿真和時(shí)序仿真；　　DC實(shí)現(xiàn)邏輯綜合；　　PT實(shí)現(xiàn)靜態(tài)時(shí)序分析。<

7、/p>　　設(shè)計(jì)方案 　　本設(shè)計(jì)要求完成E1數(shù)據(jù)的存儲和讀取。根據(jù)要求，我們繪出頂層框圖。　　圖17 頂層框圖　　表9 top引腳定義　　設(shè)計(jì)定義 &l

8、t;/b>　　根據(jù)設(shè)計(jì)需求，本設(shè)計(jì)共分為：　　時(shí)鐘模塊（div）：用來提供整個(gè)系統(tǒng)中的各種時(shí)鐘信號；　　數(shù)據(jù)轉(zhuǎn)換模塊（data_change）：將串行數(shù)據(jù)轉(zhuǎn)換為8位的并行數(shù)據(jù)，便于存儲了轉(zhuǎn)發(fā)；　　雙口RAM模塊（ram_double）：用來存儲數(shù)據(jù)流中的數(shù)據(jù)，雙口R

9、AM便于存儲和讀取，此處我們設(shè)計(jì)的RAM的讀寫使用的是一個(gè)時(shí)鐘，即同步的RAM；　　讀地址模塊（rd_add）：用來提供讀取數(shù)據(jù)的地址，從RAM中讀出要輸出的數(shù)據(jù)；　　寫地址模塊（wr_add）：用來產(chǎn)生存儲到RAM的地址；　　數(shù)據(jù)選擇模塊（choice）：用來產(chǎn)生分組信息，將相應(yīng)的數(shù)據(jù)按要求存放到相應(yīng)的FIFO

10、中；　　FIFO模塊：將數(shù)據(jù)存儲按要求分為四組，F(xiàn)IFO用來存儲這四組數(shù)據(jù)；　　比較輸出模塊（compare）：將FIFO中的數(shù)據(jù)按照要求順序輸出。　　共八個(gè)模塊。　　模塊結(jié)構(gòu)關(guān)系如下圖所示：

11、　　3.1分頻模塊（div）　　功能描述：本模塊完成系統(tǒng)時(shí)鐘（4096MHz）的分頻，分別產(chǎn)生2048MHz，512MHz，256MHz的時(shí)鐘。　　電路設(shè)計(jì)框圖：　　圖1 分頻模塊框圖<b&

12、gt;　　引腳定義：　　表1 分頻模塊引腳定義　　時(shí)序圖　　圖2 分頻模塊時(shí)序圖　　3.2數(shù)據(jù)轉(zhuǎn)換模塊（data_change）　　功能描述：本模塊實(shí)現(xiàn)把一位的二進(jìn)制數(shù)轉(zhuǎn)換

13、成八位的二進(jìn)制數(shù)。當(dāng)sign信號有效時(shí)，讀出數(shù)據(jù)。　　電路設(shè)計(jì)框圖：　　圖3 數(shù)據(jù)轉(zhuǎn)換模塊框圖　　引腳定義：　　表2 數(shù)據(jù)轉(zhuǎn)換模塊引腳定義

14、;　　時(shí)序圖：　　圖4 數(shù)據(jù)轉(zhuǎn)換模塊時(shí)序圖　　3.3雙口RAM模塊（ram_double）　　功能描述：本模塊實(shí)現(xiàn)數(shù)據(jù)存儲和讀取。　　電路設(shè)計(jì)框圖：　　圖5 RAM模塊框

15、圖　　引腳定義：　　表3 RAM模塊引腳定義　　時(shí)序圖：　　圖6 RAM模塊時(shí)序圖　　3.4讀地址模塊（Rd_add）<p&

16、gt;　　功能描述：本模塊實(shí)現(xiàn)對ram_double模塊讀數(shù)據(jù)的地址的操作。　　電路設(shè)計(jì)框圖：　　圖7 rd_add模塊框圖　　表4 引腳定義：表7 rd_add模塊引腳定義　　時(shí)序圖：</

17、p>　　圖8 rd_add模塊時(shí)序圖　　3.5寫地址模塊（wr_add）　　功能描述：本模塊實(shí)現(xiàn)對ram_double模塊寫數(shù)據(jù)的地址的操作。　　電路設(shè)計(jì)框圖：　　圖9 wr_add模塊框圖</p&g

18、t;　　引腳定義：　　表5 wr_add模塊引腳定義　　時(shí)序圖：　　圖10 wr_add模塊時(shí)序圖　　3.6數(shù)據(jù)選擇模塊（choice）<p&g

19、t;　　功能描述：本模塊實(shí)現(xiàn)對ram讀出的數(shù)據(jù)進(jìn)行分別存儲到四個(gè)FIFO（0-3）里，以便并行輸出。　　電路設(shè)計(jì)框圖：　　圖11 choice模塊框圖　　引腳定義：　　表6 choice模塊引腳定

20、義　　時(shí)序圖：　　圖12 choice模塊時(shí)序圖　　3.7 FIFO模塊　　功能描述：本模塊實(shí)現(xiàn)數(shù)據(jù)的緩存功能功能。　　電路設(shè)計(jì)框圖：

21、　　圖 13 FIFO模塊框圖　　引腳定義：　　表7 FIFO模塊引腳定義　　時(shí)序圖：　　圖 14 FIFO模塊時(shí)序圖　　3.8比

22、較輸出模塊（compare）　　功能描述：本模塊實(shí)現(xiàn)四組數(shù)據(jù)的輸出。每組以64KHz頻率按31到0的順序均勻循環(huán)連續(xù)輸出。　　電路設(shè)計(jì)框圖：　　圖15 compare模塊框圖　　引腳定義：<

23、/p>　　表8 compare模塊引腳定義　　時(shí)序圖：　　圖16 compare模塊時(shí)序圖　　綜合電路圖　　設(shè)計(jì)流程及結(jié)果<

24、/p>　　5.1設(shè)計(jì)輸入　　電路設(shè)計(jì)，頂層、各子模塊的設(shè)計(jì)源代碼　　1）頂層設(shè)計(jì)代碼：　　module information(clk,rst,data_E1,data_out);<

25、;p>　　input clk;　　input rst;　　input data_E1;　　output[7:0]data_out;　　wire clk_2048,clk_256,clk_512;　　wire[5:0] rda

26、ddress;　　wire wren;　　wire[5:0] wraddress;　　wire[7:0] data_change;　　wire[3:0]full;　　wire[3:0]flag;<p&

27、gt;　　wire[7:0]data0,data1,data2,data3;　　wire[3:0]empty;　　wire[7:0]data_out0,data_out1,data_out2,data_out3;　　wire[7:0]data_ram;　　div

28、mydiv(.clk(clk),.rst(rst),.clk_2048(clk_2048),　　.clk_256(clk_256),.clk_512(clk_512));　　rd_add myrd_add(.clk(clk_2048),.rst(rst),　　.rd_add(rdaddress),.rden(wr

29、en));　　wr_add mywr_add(.clk(clk_2048),.rst(rst),　　.wren(wren), .wr_add(wraddress));　　data_change mydata_change(.data(data_E1), .clk(clk),.rst(rst),

30、　　.data_out(data_change),.sign(wren));　　choice mychoice(.clk(clk_256),.rst(rst),.flag(flag),　　.data_in(data_ram),.rdaddress(rdaddress),　　.data0(da

31、ta0),.data1(data1),.data2(data2),　　.data3(data3),.full(full),.rden(wren));　　compare mycompare(.clk(clk_256),.rst(rst),.flag(flag[0]),　　.data_in0(data_out0),.

32、data_in1(data_out1),　　.data_in2(data_out2),.data_in3(data_out3),　　.data_out(data_out));　　fifo123 myfifo0(.clk(clk_512),.data_in(data0),.rdreq(flag[0]),</p

33、>　　.wrreq(flag[0]),.empty(empty[0]), .full(full[0]),　　.data_out(data_out0),.rst(rst));　　fifo123 myfifo1(.clk(clk_512), .data_in(data1),.rdreq(flag[0]),&

34、lt;p>　　.wrreq(flag[1]),.empty(empty[1]),.full(full[1]),　　.data_out(data_out1),.rst(rst));　　fifo123 myfifo2(.clk(clk_512),.data_in(data2),.rdreq(flag[0]),

35、　.wrreq(flag[2]),.empty(empty[2]),.full(full[2]),　　.data_out(data_out2),.rst(rst));　　fifo123 myfifo3(.clk(clk_512),.data_in(data3),.rdreq(flag[0]),　　.wrreq(f

36、lag[3]),.empty(empty[3]),.full(full[3]),　　.data_out(data_out3),.rst(rst));　　ram_double2 myram_double(.clock_wr(clk_2048),.clock_rd(clk_2048),　　.data(data_cha

37、nge),.rdaddress(rdaddress),　　.wraddress(wraddress),.wren(wren),　　.q(data_ram));　　Endmodule　　2）個(gè)子模塊代碼：</b&

38、gt;　　module choice(clk,rst, data_in,rdaddress,data0,data1,data2,data3,flag,full,rden);　　input rden;　　input[7:0] data_in;　　input[5:0] rda

39、ddress;　　input clk,rst;　　input[3:0] full;　　output reg[3:0] flag;　　output reg[7:0] data0,data1,data2,data3;　　wire [5

40、:0]rd_add;　　assign rd_add = rdaddress + 1'b1;　　always@(posedge clk or negedge rst)begin　　if(!rst)begin　　flag <= 4'b0;</p&g

41、t;　　data0 <= 8'd0;　　data1 <= 8'd0;　　data2 <= 8'b0;　　data3 <= 8'b0;　　end</p&

42、gt;　　else begin　　case(rd_add[1:0])　　2'b00:begin　　if(!full[0])begin　　flag <= 4'b0001;　　data0 &

43、lt;= data_in;　　end　　else data0 <= data0;　　end　　2'b01:begin　　if(!ful

44、l[1])begin　　flag <= 4'b0010;　　data1 <= data_in;　　end　　else data1 <= data1;

45、　　end　　2'b10:begin　　if(!full[2])begin　　flag <= 4'b0100;　　data2 <= data_in;　　end<

46、;/b>　　else data2 <= data2;　　end　　2'b11:begin　　if(!full[3])begin　　flag <= 4'b100

47、0;　　data3 <= data_in;　　end　　else data3 <= data3;　　end　　default:begin<

48、;/p>　　flag <= 4'b0;　　end　　endcase　　end　　end</b

49、>　　endmodule　　module compare(clk,rst,flag,data_in0,data_in1,data_in2,data_in3,data_out);　　input clk;　　input flag;&

50、lt;/p>　　input rst;　　input[7:0] data_in0,data_in1,data_in2,data_in3;　　output reg[7:0] data_out;　　reg [7:0]ram[3:0];　　always

51、@(posedge clk or negedge rst)begin　　if(!rst)begin　　ram[3] <= 8'b0;　　ram[2] <= 8'b0;　　ram[1] <= 8'b0;<

52、;p>　　ram[0] <= 8'b0;　　end　　else begin　　if(flag == 1'b1)begin　　ram[3] <= data_in3;<p&g

53、t;　　ram[2] <= data_in2;　　ram[1] <= data_in1;　　ram[0] <= data_in0;　　end　　else begin　　ram

54、[3] <= ram[3];　　ram[2] <= ram[2];　　ram[1] <= ram[1];　　ram[0] <= ram[0];　　end

55、;　　end　　end　　reg [1:0]counter;　　always@(posedge clk or negedge rst)begin　　if(!rst)begin<p&

56、gt;　　data_out <= 8'b0;　　counter <= 2'd1;　　end　　else begin　　counter <= counter - 1'b1;

57、　　data_out <= ram[counter];　　end　　end　　endmodule　　module data_cha

58、nge(data,clk,rst,data_out,sign);　　input clk,rst,data;　　output reg[7:0] data_out;　　output sign;　　reg[2:0] count;<

59、b>　　reg sign;　　always @(posedge clk or negedge rst)　　begin　　if(!rst) 　　begin</p&

60、gt;　　count <= 3'b000;　　sign <= 1'b0;　　end　　else　　begin

61、　　count <= count + 3'b001;　　if(count == 3'b111)　　begin　　sign <= 1'b1;　　count &

62、lt;= 3'b000;　　end　　else　　sign <= 1'b0;　　end

63、;　　end　　always @(posedge clk or negedge rst)begin　　if(!rst)begin　　data_out <= 8'b0;　　end<

64、;/p>　　else begin　　data_out[0] <= data;　　data_out[7:1] <= data_out[6:0];　　end　　end</

65、b>　　endmodule 　　module div(clk,rst,clk_2048,clk_256,clk_512);　　input clk;　　input rst;　　output reg clk_2048;</

66、p>　　output reg clk_256;　　output reg clk_512;　　reg[1:0] counter_8;　　reg[2:0] counter_16;　　always@(posedge clk or negedge rs

67、t)begin　　if(!rst)begin　　counter_8 <= 3'b0;　　clk_512 <= 1'b0;　　end　　else begin</

68、p>　　counter_8 <= counter_8 + 1'b1;　　if(counter_8 == 2'd3)begin　　clk_512 <= ~clk_512;　　counter_8 <= 3'b0;<p&

69、gt;　　end　　end　　end　　always@(posedge clk or negedge rst)begin　　if(!rst)begin<

70、/p>　　clk_2048 <= 1'b0;　　end　　else begin　　clk_2048 <= ~clk_2048;　　end</p

71、>　　end　　always@(posedge clk or negedge rst)begin　　if(!rst)begin　　counter_16 <= 3'b0;　　clk_256 &l

72、t;= 1'b0;　　end　　else begin　　counter_16 <= counter_16 + 1'b1;　　if(counter_16 == 3'd7)begin&

73、lt;p>　　clk_256 <= ~clk_256;　　counter_16 <= 3'b0;　　end　　end　　end<

74、;/p>　　endmodule　　module fifo123(clk,rst,empty,full,wrreq,rdreq,data_in,data_out);　　input clk;　　input rst;<p&g

75、t;　　input wrreq;　　input rdreq;　　input [7:0]data_in;　　output wire empty;　　output wire full;　　output reg [7:0]data_ou

76、t;　　reg flag;　　reg [2:0]wrcnt;　　reg [2:0]rdcnt;　　reg [7:0]fifo[7:0];　　always@(posedge clk or neg

77、edge rst)begin　　if(!rst) begin　　rdcnt<=3'b0;　　wrcnt<=3'b0;　　data_out<=8'b0;　　flag<=1'b0

78、; 　　end　　else case({wrreq,rdreq,full,empty})　　4'b1000: begin //write　　fifo[wrcnt]<=data_in;</p&g

79、t;　　wrcnt<=wrcnt+1;　　flag<=1'b1;　　end　　4'b1001:begin //write　　fifo[wrcnt]<=data_i

80、n;　　wrcnt<=wrcnt+1;　　flag<=1'b1;　　end　　4'b1101:begin //write　　fifo[wrcnt]&

81、lt;=data_in;　　wrcnt<=wrcnt+1;　　flag<=1'b1;　　end 　　4'b0100:begin //read　　da

82、ta_out<=fifo[rdcnt]; 　　rdcnt<=rdcnt+1;　　flag<=1'b0;　　end　　4'b0110:begin //read

83、　　data_out<=fifo[rdcnt]; 　　rdcnt<=rdcnt+1;　　flag<=1'b0;　　end　　4'b1110:begin //rea

84、d　　data_out<=fifo[rdcnt]; 　　rdcnt<=rdcnt+1;　　flag<=1'b0;　　end　　4'b1100:begin

85、 //write and read　　fifo[wrcnt]<=data_in;　　wrcnt<=wrcnt+1;　　flag<=1'b1;　　data_out<=fifo[rdcnt]; <

86、p>　　rdcnt<=rdcnt+1;　　flag<=1'b0;　　end　　default:begin　　wrcnt<=wrcnt;　　rdcnt<=r

87、dcnt;　　end　　endcase　　end　　assign full=(wrcnt==rdcnt)&flag;<p

88、>　　assign empty=(wrcnt==rdcnt)&~flag;　　endmodule　　module ram_double2(clock_wr,clock_rd,data,rdaddress,wraddress,wren,q);　　input

89、 clock_wr;　　input clock_rd;　　input [7:0] data;　　input [5:0] rdaddress; 　　input [5:0] wraddress;</p&

90、gt;　　input wren;　　output [7:0] q;　　wire clock_wr;　　wire clock_rd;　　wire [7:0] data;　　wire

91、 [5:0] rdaddress;　　wire [5:0] wraddress;　　wire wren;　　reg [7:0] q;　　reg [7:0] ram_double [63:0];　　alwa

92、ys @(posedge clock_wr) begin　　if(wren) ram_double[wraddress] <= data;　　else ram_double[wraddress] <= ram_double[wraddress];　　end<

93、;/p>　　always @(posedge clock_rd)begin　　if(wren)　　q <= ram_double[rdaddress];　　else q <= q;<b&g

94、t;　　end　　endmodule　　module rd_add(clk,rst,rd_add,rden);　　input clk;　　input rst;　　input

95、 rden;　　output reg[5:0] rd_add;　　always@(posedge clk or negedge rst)begin　　if(!rst)begin　　rd_add <= 6'd63; <p&g

96、t;　　end　　else begin　　if(rden)　　rd_add <= rd_add - 1'd1;　　else rd_add <= rd_add;

97、;　　end　　end　　endmodule　　module wr_add(clk, rst,wren,wr_add);　　input

98、clk;　　input rst;　　input wren;　　output reg [5:0]wr_add;　　always @(posedge clk or negedge rst)begin　　if(!rst)begin &l

99、t;/p>　　wr_add <= 6'b0;　　end 　　else if(wren == 1'b1)begin　　wr_add <= wr_add + 1'b1;&l

100、t;b>　　end　　else wr_add <= wr_add;　　end　　endmodule　　5.2設(shè)計(jì)仿真</

101、p>　　1）仿真方案　　本設(shè)計(jì)我們采用分模塊設(shè)計(jì)分模塊驗(yàn)證的方法。針對每個(gè)模塊分別設(shè)計(jì)驗(yàn)證，分別寫驗(yàn)證代碼。如果每個(gè)模塊的都能通過驗(yàn)證，然后再把幾個(gè)模塊綜合起來一起驗(yàn)證。最后，再驗(yàn)證總體模塊。　　2）總體模塊及個(gè)模塊仿真激勵代碼，仿真結(jié)果以及結(jié)果的分析等；<p

102、>　　div模塊驗(yàn)證代碼：　　module test_div;　　reg clk;　　reg rst;　　wire clk_2048,clk_256;<p&

103、gt;　　div mydiv(.clk(clk),.rst(rst),.clk_2048(clk_2048),.clk_256(clk_256));　　initial　　begin　　clk=1;&l

104、t;/p>　　rst=1'b0;　　#20 rst=1'b1;　　forever #10 clk=~clk; 　　end　　endmo

105、dule　　仿真結(jié)果：　　圖18div模塊仿真圖　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)時(shí)序符合。　　2、data_chang

106、e模塊驗(yàn)證代碼：　　module data_change_test;　　reg clk,rst,data;　　wire sign;　　wire[7:0] data_out;　　data_change A(.data(data),.

107、clk(clk), .rst(rst), .data_out(data_out), .sign(sign));　　always #5 clk <= ~clk; 　　initial begin　　#0 clk = 1'b0;rst = 1'b0;data = 1

108、9;b0;　　#10 rst = 1'b1;data = 1'b1;　　#10 data = 1'b0; 　　#10 data = 1'b1;　　#10 data = 1'b0;

109、#10 data = 1'b1;　　#10 data = 1'b0; 　　#10 data = 1'b1;　　#10 data = 1'b0; 　　#10 data = 1'b1;

110、　　#10 data = 1'b0; 　　#10 data = 1'b1;　　end 　　endmodule　　仿真結(jié)果：

111、　　圖19data_change模塊仿真圖 　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)完全符合。　　rd_add模塊驗(yàn)證代碼：　　module rd_add_test;

112、　　reg clk;　　reg rst;　　reg rden;　　wire[5:0] rd_add;　　rd_add rd(.clk(clk),.rst(rst), .rd_

113、add(rd_add), .rden(rden));　　always #5 clk <= ~clk;　　initial begin　　#0 clk = 1'b0;　　#0 rst = 1'b0;　　rden

114、= 1'b0;　　#10 rst = 1'b1;　　#3 rden = 1'b1;　　#700 rden = 1'b0;　　end　　endm

115、odule　　仿真結(jié)果：　　圖20 rd_add模塊仿真圖　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)完全符合。　　wr_add驗(yàn)

116、證代碼：　　module test_wr_add;　　reg clk;　　reg rst;　　reg wren;

117、wire[5:0] wr_add;　　wr_add wr(.clk(clk),.rst(rst), .wr_add(wr_add),.wren(wren));　　always #3 clk <= ~clk;　　initial begin　　#0 clk = 1

118、9;b0;　　#0 rst = 1'b0;　　#5 wren = 1'b1;　　#10 rst = 1'b1;　　#700 wren = 1'b0;　　end&

119、lt;/p>　　endmodule　　仿真結(jié)果：　　圖21 wr_add模塊仿真圖　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)

120、完全符合。　　choice模塊仿真代碼：　　module test_choice;　　reg clk;　　reg rst;　　reg r

121、den;　　wire[5:0] rd_add;　　wire[3:0] flag;　　reg[3:0] full;　　reg[7:0] data_ram;　　wire[7:0] data0,data1,data

122、2,data3;　　rd_add rd(.clk(clk),.rst(rst),.rd_add(rd_add),.rden(rden));　　choice mychoice(.clk(clk),.rst(rst),.flag(flag),.data_in(data_ram),.rdaddress(rd_add),.data0(data0),</p&

123、gt;　　.data1(data1),.data2(data2),.data3(data3),.full(full),.rden(rden));　　always #3 data_ram = data_ram + 1'b1;　　always #3 clk = ~clk;　　initia

124、l begin　　#0 clk = 1'b0;　　data_ram = 8'b0;　　rst = 1'b0;　　full = 4'b0;　　rden = 1'b0;&

125、lt;p>　　#15 rst = 1'b1;　　#13 rden = 1'b1;　　#150 full = 4'b1111;　　end　　endmodule</

126、p>　　仿真結(jié)果：　　圖22 choice模塊仿真圖　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)完全符合。　　ram_double模塊仿真代碼：

127、　　module ram_double2_test;　　reg clock; 　　reg [7:0] data;　　reg [5:0] rdaddress;　　reg [5:0] wraddress;

128、;　　reg wren;　　wire [7:0] q; 　　ram_double2 R(.clock(clock), .data(data),.rdaddress(rdaddress), 　　.wraddress(wraddress), .wren(wren),.q(q));&

129、lt;/p>　　always #5 clock = ~clock; 　　initial begin　　#0 clock = 1'b1;　　wren = 1'b0;　　rdaddress =

130、 6'd63;　　wraddress = 6'd0;　　data = 8'd5;　　#10 data = 8'd4;　　wren = 1'b1;　　wraddress = 6'd1;

131、　　#10 data = 8'd3;　　wraddress = 6'd2; 　　rdaddress = 6'd1;　　#10 rdaddress = 6'd2; 　　e

132、nd　　endmodule　　仿真結(jié)果：　　圖23 ram_double模塊仿真圖　　結(jié)果分析：

133、　　有上圖得知。仿真結(jié)果和我們設(shè)計(jì)完全符合。　　FIFO模塊仿真代碼：　　module fifo123_test;　　reg clk;　　reg rst;

134、　　reg wrreq;　　reg rdreq;　　reg [7:0]data_in;　　wire full;　　wire empty;　　wire [7:0]data_out;　　fif

135、o123 fifo(.clk(clk),.rst(rst),.full(full),.empty(empty),.wrreq(wrreq),　　.rdreq(rdreq),.data_in(data_in),.data_out(data_out));　　always #5 clk<=~clk;　　initi

136、al begin　　#0 clk=1'b0;rst=1'b1;wrreq=1'b0;rdreq=1'b0;data_in=8'b0;　　#5 rst=1'b0;　　#10 rst=1'b1;wrreq=1'b1;<p&g

137、t;　　data_in=8'b10011011;　　#10 data_in=8'b11111100;　　#10 data_in=8'b01010010;　　#10 data_in=8'b11100010;　　#10 data_in=8

138、9;b00011100;　　#10 data_in=8'b01101100;　　#10 data_in=8'b10111110;　　#10 data_in=8'b01111101;　　#10 data_in=8'b11001000;<

139、/p>　　#10 rdreq=1'b1;　　data_in=8'b00000011;　　#20 wrreq=1'b0;　　#80 rdreq=1'b0; 　　end</b&g

140、t;　　endmodule　　仿真結(jié)果：　　圖24 FIFO模塊仿真圖　　結(jié)果分析：　　有上圖得知。仿真結(jié)果和我們設(shè)

141、計(jì)完全符合。　　8、compare模塊仿真代碼：　　module compare_tset;　　reg clk,flag;　　reg rst;　　reg [7:0] data_in0,data_in1,data_in2,

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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