eda課程設(shè)計(jì)——多功能數(shù)字鐘

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　課程設(shè) 計(jì) 說(shuō) 明書(shū)　　課程名稱(chēng) EDA課程設(shè)計(jì) 　　題目多功能數(shù)字鐘 　　課程設(shè)計(jì)任務(wù)書(shū)　　設(shè)計(jì)題目多功能數(shù)字鐘

2、設(shè)計(jì) 　　課程設(shè)計(jì)目的　　1、綜合運(yùn)用EDA技術(shù)，獨(dú)立完成一個(gè)課題的設(shè)計(jì)，考察運(yùn)用所學(xué)知識(shí)，解決實(shí)際問(wèn)題的能力；　　2、結(jié)合理論知識(shí)，考察閱讀參考資料、文獻(xiàn)、手冊(cè)的能力；　　3、進(jìn)

3、一步熟悉EDA技術(shù)的開(kāi)發(fā)流程，掌握文件編輯、編譯、仿真、下載驗(yàn)證等環(huán)節(jié)的實(shí)現(xiàn)方法和應(yīng)用技巧；　　4、鍛煉撰寫(xiě)研究報(bào)告、研究論文的能力；　　5、通過(guò)本實(shí)踐環(huán)節(jié)，培養(yǎng)科學(xué)和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。　　設(shè)計(jì)內(nèi)容、技術(shù)條件和要求　　l、能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6個(gè)數(shù)碼顯示2

4、4小時(shí)、60分鐘的計(jì)數(shù)器顯示。　　2、能利用實(shí)驗(yàn)系統(tǒng)上的按鈕實(shí)現(xiàn)“校時(shí)”、“校分”功能；　?。?）按下“SA”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按24小時(shí)循環(huán)；　?。?）按下“SB”鍵時(shí)，計(jì)時(shí)器迅速遞增，并按59分鐘循環(huán)，并向“時(shí)”進(jìn)位；　?。?）按下“SC”鍵時(shí)，秒清零；抖動(dòng)的，

5、必須對(duì)其消抖處理。　　3、能利用揚(yáng)聲器做整點(diǎn)報(bào)時(shí)：　　（1）當(dāng)計(jì)時(shí)到達(dá)59’50”時(shí)開(kāi)始報(bào)時(shí)，頻率可為500Hz；　　計(jì)滿23小時(shí)后回零；計(jì)滿59分鐘后回零。　?。?）到達(dá)59’59”時(shí)為最后一聲整點(diǎn)報(bào)時(shí)，整點(diǎn)報(bào)時(shí)的頻率可定為lKHz。<p&

6、gt;　　4定時(shí)鬧鐘功能　　5、用層次化設(shè)計(jì)方法設(shè)計(jì)該電路，用硬件描述語(yǔ)言編寫(xiě)各個(gè)功能模塊。　　6、報(bào)時(shí)功能。報(bào)時(shí)功能用功能仿真的仿真驗(yàn)證，可通過(guò)觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。　　時(shí)間進(jìn)度安排

7、　　1周：(1) 完成設(shè)計(jì)準(zhǔn)備，確定實(shí)施方案；(2) 完成電路文件的輸入和編譯；(4) 完成功能仿真。　　2周：(1) 完成文件至器件的下載，并進(jìn)行硬件驗(yàn)證；(2) 撰寫(xiě)設(shè)計(jì)說(shuō)明書(shū)。　　主要參考文獻(xiàn)　　(1)譚會(huì)生、瞿遂春，《EDA技術(shù)綜合應(yīng)用實(shí)例與分析》，西安電子科技大學(xué)出

8、版社，2004　　(2)曹昕燕、周鳳臣等，《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》，清華大學(xué)出版社，2006　　指導(dǎo)教師簽字： 2010年9月5日　　引言：　　人類(lèi)社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)。

9、信息化社會(huì)的發(fā)展離不開(kāi)電子信息產(chǎn)品開(kāi)發(fā)技術(shù)、產(chǎn)品品質(zhì)的提高和進(jìn)步。實(shí)現(xiàn)這種進(jìn)步的主要原因就是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的發(fā)展，其核心就是電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)，EDA技術(shù)的發(fā)展和推廣應(yīng)用又極大地推動(dòng)了電子信息產(chǎn)業(yè)的發(fā)展。為保證電子系統(tǒng)設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)正逐漸成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。目前，在國(guó)內(nèi)電子技術(shù)教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣中已形成“EDA熱”，完全可以說(shuō)，掌握EDA技術(shù)是

10、電子信息類(lèi)專(zhuān)業(yè)學(xué)生、工程技術(shù)人員所必備的基本能力和技能。　　實(shí)驗(yàn)原理：　　用層次化設(shè)計(jì)的方法以VHDL語(yǔ)言編程實(shí)現(xiàn)以下功能：　　具有“時(shí)”、“分”、“秒”計(jì)時(shí)功能；時(shí)為24進(jìn)制，分和秒都為60進(jìn)制。　　具有消抖功能：手工按下鍵盤(pán)到是否

11、這個(gè)過(guò)程大概50ms左右，在按下開(kāi)始到彈簧片穩(wěn)，定接觸這段時(shí)間為5-10ms，從釋放到彈片完全分開(kāi)也是5-10ms，在達(dá)到穩(wěn)定接觸和完全分開(kāi)的微觀過(guò)程中，電平是時(shí)高時(shí)低的，因此如果在首次檢測(cè)到鍵盤(pán)按下時(shí)延時(shí)10ms再檢測(cè)就不會(huì)檢測(cè)到抖動(dòng)的毛刺電平了。64Hz的信號(hào)周期為15.6ms，正適合做消抖信號(hào)。　　具有校時(shí)和清零功能,能夠用4Hz脈沖對(duì)“小時(shí)”和“分”進(jìn)行調(diào)整，并可進(jìn)行秒清零；</p

12、>　　具有整點(diǎn)報(bào)時(shí)功能。在59分51秒、53秒、55秒、57秒發(fā)出低音512Hz信號(hào),在59分59秒發(fā)出一次高音1024Hz信號(hào),音響持續(xù)1秒鐘,在1024Hz音響結(jié)束時(shí)刻為整點(diǎn)。　　具有一鍵設(shè)定鬧鈴及正常計(jì)時(shí)與鬧鈴時(shí)間的顯示轉(zhuǎn)換。鬧時(shí)時(shí)間為一分鐘。　　程序流程：&

13、lt;p>　　秒計(jì)數(shù)器模塊設(shè)計(jì)：模塊圖如圖1。六十進(jìn)制帶進(jìn)位計(jì)數(shù)器，可清零，clk輸入信號(hào)為1Hz脈沖，當(dāng)q0計(jì)滿9后q1增加1，當(dāng)q0滿9且q1記滿5，q1、q0同時(shí)歸零，co輸出為高電平。q1為十位q0為個(gè)位。　　圖1　　程序如下：<p&g

14、t;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　entity second IS</p

15、>　　port(clk,clr:in std_logic;　　co:out std_logic;　　cq0:out std_logic_vector(3 downto 0);　　cq1:out std_logic_vector(3 downto 0));<

16、p>　　END second;　　ARCHITECTURE behave of second is　　SIGNAL d: std_logic_vector(3 downto 0);　　SIGNAL g: std_logic_vector(3 downto 0);&l

17、t;b>　　BEGIN 　　process(clk,clr,d,g)　　BEGIN　　if (clr ='1') then　　d <="0000";

18、;　　g <="0000";　　elsif(clk'EVENT and clk='1')then　　if(d=9 and g=5)then　　co<='1';

19、　　else 　　co<='0';　　end if;　　if(d=9)then　　d<="0000&q

20、uot;;　　if(g=5)then　　g<="0000";　　else　　g<=g+1;　　end i

21、f;　　else　　d<=d+1;　　end if;　　end if;

22、　　end process;　　cq0<=d;cq1<=g;　　end behave;　　仿真結(jié)果如下圖2 ：　　圖2　　分計(jì)數(shù)器同上。注：不同之處為分的clk輸

23、入信號(hào)為秒的進(jìn)位信號(hào)。　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;<

24、;p>　　entity minute IS　　port(clk,clr:in std_logic;　　co:out std_logic;　　cq0:out std_logic_vector(3 downto 0);　　cq1:out std_logic_vector

25、(3 downto 0));　　END minute;　　ARCHITECTURE behave of minute is　　SIGNAL d: std_logic_vector(3 downto 0);　　SIGNAL g: std_logic_vector(3 dow

26、nto 0);　　BEGIN 　　process(clk,clr,d,g)　　BEGIN　　if (clr ='1') then　　d &

27、lt;="0000";　　g <="0000";　　elsif(clk'EVENT and clk='1')then　　if(d=9 and g=5)then　　co<='

28、;1';　　else 　　co<='0';　　end if;　　if(d=9)then

29、　　d<="0000";　　if(g=5)then　　g<="0000";　　else　　g<=g+1;</p&

30、gt;　　end if;　　else　　d<=d+1;　　end if;

31、　end if;　　end process;　　cq0<=d;cq1<=g;　　end behave;　　時(shí)計(jì)數(shù)器：模塊圖如圖3。24進(jìn)制無(wú)進(jìn)位計(jì)數(shù)器，當(dāng)計(jì)數(shù)信號(hào)計(jì)到23后再檢測(cè)到計(jì)數(shù)信號(hào)時(shí)會(huì)自動(dòng)歸零。帶清零，clk輸入為分秒進(jìn)位相與的結(jié)果

32、。q1為十位，q0為個(gè)位。　　圖3　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

33、　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity hour IS　　port(clk3,rst3,m:in std_logic;　　cq4:out std_logic_vector(3 downto 0);　　cq5:out std_logi

34、c_vector(3 downto 0));　　END hour;　　ARCHITECTURE behave of hour is　　SIGNAL d: std_logic_vector(3 downto 0);　　SIGNAL g:

35、 std_logic_vector(3 downto 0);　　BEGIN 　　process(clk3,rst3,m,d,g)　　BEGIN　　if (rst3 ='1') th

36、en　　d <="0000";　　g <="0000";　　elsif(clk3'EVENT and clk3='1')then　　if(m='0') then

37、　　if(d=9 or (d=1 and g=1))then　　d<="0000";　　if(g=1)then　　g<="0000";　　else</p&

38、gt;　　g<=g+1;　　end if;　　else　　d<=d+1;<b&g

39、t;　　end if;　　else　　if(d=9 or (d=3 and g=2))then　　d<="0000";　　if(g=2)then

40、　g<="0000";　　else　　g<=g+1;　　end if;　　else<

41、;/p>　　d<=d+1;　　end if;　　end if;　　end if;　　e

42、nd process;　　cq4<=d;cq5<=g;　　end behave; 　　當(dāng)m=0時(shí)，實(shí)現(xiàn)模12計(jì)數(shù)，當(dāng)m=1時(shí)實(shí)現(xiàn)模24計(jì)數(shù)，cout2作為clk3時(shí)鐘信號(hào)，rst3是復(fù)位信號(hào), cq4,cq5輸出信號(hào)最后接在動(dòng)態(tài)譯管碼芯片上。　　得出實(shí)驗(yàn)要

43、求的小時(shí)計(jì)時(shí)器：　　仿真波形如下圖4：　　圖4　　分頻器：模塊圖如圖5。由四個(gè)分頻器構(gòu)成，輸入信號(hào)in_clk為1024Hz脈沖信號(hào)。把輸入的1024Hz信號(hào)分頻為四個(gè)脈沖信號(hào)，即1Hz的秒脈沖，4Hz的校時(shí)、校分脈沖，64Hz的消抖脈沖

44、，以及512Hz的蜂鳴器低音輸入。　　圖5　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<p

45、>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity div is　　port(in_clk:in std_logic;　　clk_1,clk_4,clk_64,clk_512:out std_logic);　　end

46、div;　　architecture one of div is　　signal q512,a,b,c:std_logic;　　signal c1,c4,c64:integer range 512 downto 0;　　begin&l

47、t;/b>　　process(in_clk)　　begin　　if in_clk'event and in_clk='1' then　　q512<=not q512;

48、　　if c64>=7 then c64<=0;c<=not c;else c64<=c64+1;end if;　　if c4>=127 then c4<=0;b<=not b;else c4<=c4+1;end if;　　if c1>=511 then c1<=0;a<

49、=not a;else c1<=c1+1;end if;　　end if;　　end process;　　clk_512<=q512;　　clk_1<=a;

50、　　clk_4<=b;　　clk_64<=c;　　end one;　　仿真波形如下圖6：　　圖6</b

51、>　　消抖：模塊圖如圖7。分頻出的用64Hz信號(hào)對(duì)sa校時(shí)信號(hào)、sb校分信號(hào)、sc秒清零信號(hào)、sd鬧時(shí)設(shè)置信號(hào)進(jìn)行防抖動(dòng)處理。是由四個(gè)兩級(jí)d觸發(fā)器構(gòu)成的，分別對(duì)輸入的sa、sb、sc、sd信號(hào)的相鄰兩個(gè)上升沿進(jìn)行比較以確定按鍵的按下，從而達(dá)到消抖的目的。　　圖7　　li

52、brary ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity xd is<

53、p>　　port(clk_64,sa,sb,sc,sd:in std_logic;　　hj,mj,sclr,sdo:out std_logic);　　end xd;　　architecture one of xd is<b

54、>　　begin　　process(clk_64)　　variable sa_n,sa_p,sb_n,sd_n,sb_p,sc_n,sc_p,sd_p:std_logic;　　begin　　if clk_6

55、4'event and clk_64='1' then　　sa_p:=sa_n;sa_n:=sa;　　sb_p:=sb_n;sb_n:=sb;　　sc_p:=sc_n;sc_n:=sc;　　sd_p:=sd_n;sd_n:=sd;

56、;　　if sa_p= sa_n then hj<=sa;end if;　　if sb_p= sb_n then mj<=sb;end if;　　if sc_p= sc_n then sclr<=sc;end if;　　if sd_p= sd_n then sdo<=

57、sd;end if;　　end if;　　end process;　　end one;　　仿真波形如下圖8：<

58、b>　　圖8　　鬧鐘時(shí)間的設(shè)定：模塊圖如圖9。一鍵設(shè)定鬧鈴時(shí)間，內(nèi)部由四個(gè)d觸發(fā)器構(gòu)成。當(dāng)確定sd鍵按下時(shí)，將當(dāng)前時(shí)間的小時(shí)和分的個(gè)位十位分別存入四個(gè)d觸發(fā)器內(nèi)，作為鬧時(shí)時(shí)間。　　圖9　　library ieee;<p&

59、gt;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity nz is　　port (sd,hh,hl,mh,ml:i

60、n std_logic;　　hh_o,hl_o,mh_o,ml_o:out std_logic);　　end nz;　　architecture one of nz is 　　begin</

61、p>　　process (sd,hh,hl,mh,ml)　　begin　　if sd='1' then　　hh_o<=hh;hl_o<=hl;mh_o<=mh;ml_o<=ml;end if;</p&g

62、t;　　end process;　　end one;　　仿真波形如下圖10：　　圖10　　二選一電路<p&

63、gt;　　一位二選一：模塊圖如圖11。用以進(jìn)行正常計(jì)時(shí)和校時(shí)/分的選擇。alarm為經(jīng)過(guò)消抖的校時(shí)/分信號(hào)。當(dāng)按鍵未曾按下時(shí)，即校時(shí)/分信號(hào)沒(méi)有到來(lái)時(shí)，二選一選擇器會(huì)選擇輸出a（正常計(jì)時(shí)輸入）信號(hào)，否則當(dāng)alarm按鍵按下時(shí)輸出y為校時(shí)/分輸入信號(hào)——4Hz。　　圖11　　library ieee;

64、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity x21 is 　　port (alarm

65、,a,b:in std_logic;　　y:out std_logic);　　end x21;　　architecture one of x21 is　　begin<

66、p>　　process(alarm,a,b) 　　begin　　if alarm='0' then y<=a;else y<=b;　　end if;　　end p

67、rocess;　　end one;　　仿真波形如下圖12：　　圖12　　三位二選一：模塊圖如圖13。用以進(jìn)行正常計(jì)時(shí)時(shí)間與鬧鈴時(shí)間顯示的選擇，alarm輸入為按鍵。當(dāng)alarm按鍵未曾按下時(shí)二選一

68、選擇器會(huì)選擇輸出顯示正常的計(jì)時(shí)結(jié)果，否則當(dāng)alarm按鍵按下時(shí)選擇器將選擇輸出顯示鬧鈴時(shí)間顯示。　　圖13　　architecture one of x213 is　　begin　　process

69、(alarm,a,b) 　　begin　　if alarm='0' then y<=a;else y<=b;　　end if;　　end process;</p&

70、gt;　　end one;　　仿真結(jié)果如下圖14：　　圖14　　整點(diǎn)報(bào)時(shí)及鬧時(shí)：模塊圖如圖15。在59分51秒、53秒、55秒、57秒給揚(yáng)聲器賦以低音512Hz信號(hào),在59分59秒給揚(yáng)聲器賦以高音1024Hz信號(hào),音

71、響持續(xù)1秒鐘,在1024Hz音響結(jié)束時(shí)刻為整點(diǎn)。當(dāng)系統(tǒng)時(shí)間與鬧鈴時(shí)間相同時(shí)給揚(yáng)聲器賦以高音1024Hz信號(hào)。鬧時(shí)時(shí)間為一分鐘。　　圖15　　library ieee;　　use ieee.std_logic_1164.all;　　us

72、e ieee.std_logic_unsigned.all;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　entity voice is 　　port (min1,min0,sec1,sec0,hh,hl,mh,ml,hou0,hou1:in std_logic_vector(3 downto

73、 0);　　in_500,in_1000:in std_logic;　　q:out std_logic);　　end voice;　　architecture one of voice is　　begin<

74、/b>　　process(min1,min0,sec1,sec0)　　begin　　--整點(diǎn)報(bào)時(shí)部分　　if min1="0101" and min0="100

75、1" and sec1="0101" then　　if sec0="0001" or sec0="0011" or sec0="0101" or sec0="0111" then q<=in_500;　　elsif sec1="

76、0101" and sec0="1001" then q<=in_1000;　　else q<='0'; 　　end if;　　else q<='0';<

77、p>　　end if;　　--鬧時(shí)部分　　if min1=mh and min0=ml and hou1=hh and hou0=hl then q<=in_1000;　　end if;&

78、lt;/p>　　end process;　　end one;　　仿真波形如下圖16：　　圖16　　頂層原理圖見(jiàn)附圖。</p&

79、gt;　　感想　　通過(guò)這次設(shè)計(jì)，既復(fù)習(xí)了以前所學(xué)的知識(shí)，也進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫(xiě)調(diào)試成功時(shí)，心里特別的開(kāi)心。但是在畫(huà)頂層原理圖時(shí)，遇到了不少問(wèn)題，最大的問(wèn)題就是根本沒(méi)有把各個(gè)模塊的VHD文件以及生成的器件都全部放在頂層文件的文件夾內(nèi)，還有就是程序設(shè)計(jì)的時(shí)候考慮的不夠全面，沒(méi)有聯(lián)系

80、著各個(gè)模式以及實(shí)驗(yàn)板的情況來(lái)編寫(xiě)程序，以至于多考慮編寫(xiě)了譯碼電路而浪費(fèi)了很多時(shí)間。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示:在分頻模塊中，設(shè)定輸入的時(shí)鐘信號(hào)后，卻只有二分頻的結(jié)果，其余三個(gè)分頻始終沒(méi)反應(yīng)。后來(lái)，在數(shù)十次的調(diào)試和老師的指點(diǎn)之后，才發(fā)現(xiàn)是因?yàn)橐?guī)定的信號(hào)量范圍太大且信號(hào)的初始值隨機(jī)，從而不能得到所要的結(jié)果。還有的仿真圖根本就不出波形，怎么調(diào)節(jié)都不管用，后來(lái)才知道原來(lái)是路徑不正確，路徑中不可以有漢字。

81、真是細(xì)節(jié)決定成敗??！　　總的來(lái)說(shuō)，這次設(shè)計(jì)的數(shù)字鐘還是比較成功的，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。　　參考資料：

82、1、潘松，王國(guó)棟，VHDL實(shí)用教程〔M〕.成都:電子科技大學(xué)出版社，2000.(1)　　2、崔建明主編，電工電子EDA仿真技術(shù) 北京：高等教育出版社，2004　　3、李衍編著，EDA技術(shù)入門(mén)與提高王行西安：西安電子科技大學(xué)出版社，2005　　4、侯繼紅, 李向東主編，EDA實(shí)用技術(shù)教程北京：中國(guó)電力出版社，2

眾賞文庫(kù)> 全部分類(lèi)> 畢業(yè)設(shè)計(jì)

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