eda課程設(shè)計--數(shù)字鐘的設(shè)計與制作

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1、　　題目：數(shù)字鐘的設(shè)計與制作　　目錄　　1.設(shè)計思路…………………………………………………………………………………… 3　　1.1總體結(jié)構(gòu)………………………………………………………………………………... 3&l

2、t;p>　　2.方案論證與選擇…………………………………………………………………………… 3　　2.1.數(shù)字鐘方案論證與選擇………………………………………………………………... 3　　3.單元模塊設(shè)計部分………………………………………………………………………… 3　　3.1.CN6模塊的設(shè)計…………

3、…………………………………………………………….. 3　　3.2.SEL61模塊的設(shè)計…………………………………………………………………….. 4　　3.3.DISP模塊的設(shè)計……………………………………………………………………… 5　　3.4.K4模塊的設(shè)計………………………………………………………………

4、………… 6　　3.4.1.CNT10模塊的設(shè)計………………………………………………………………. 6　　3.4.2.CNT6模塊的設(shè)計……………………………………………………………….. 7　　3.4.3.CNT101模塊的設(shè)計……………………………………………………………… 8

5、　　3.4.4.CNT61模塊的設(shè)計……………………………………………………………….. 9　　3.4.5 CNT23模塊的設(shè)計……………………………………………………………….. 10　　4.系統(tǒng)仿真…………………………………………………………………………………… 11　　4.1.數(shù)

6、字鐘仿真圖……………………………………………………………………………. 11　　4.2.數(shù)字鐘編譯報告………………………………………………………………………... 12　　4.3.數(shù)字鐘原理圖…………………………………………………………………………… 12　　EDA數(shù)字鐘設(shè)計</

7、b>　　中文摘要：數(shù)字鐘學習的目的是掌握各類計數(shù)器及它們相連的設(shè)計方法；掌握多個數(shù)碼管顯示的原理與方法；掌握FPGA技術(shù)的層次化設(shè)計方法；掌握用VHDL語言的設(shè)計思想以及整個數(shù)字系統(tǒng)的設(shè)計。此數(shù)字鐘具有時，分，秒計數(shù)顯示功能，以24小時為計數(shù)循環(huán)；能實現(xiàn)清零，調(diào)節(jié)小時，分鐘以及整點報時的功能。　　關(guān)鍵詞：數(shù)字鐘，計數(shù)器，數(shù)碼管，F(xiàn)PGA,VHDL&

8、lt;/p>　　設(shè)計思路　　基于VHDL語言，用Top_Down的思想進行設(shè)計。　　1.1 確定總體結(jié)構(gòu)，如圖1-1所示。　　圖1-1　　2. 方案論證與選擇</

9、p>　　2.1 數(shù)字鐘方案論證與選擇：方案一是用CN6無進位六進制計數(shù)器選擇數(shù)碼管的亮滅以及對應(yīng)的數(shù)，循環(huán)掃描顯示，用SEL61六選一選擇器選擇給定的信號輸出對應(yīng)的數(shù)送到七段碼譯碼器。K4模塊進行復位，設(shè)置小時和分，輸出整點報時信號和時，分，秒信號。作品中選方案二。方案二也采用自頂向下的設(shè)計方法，它由秒計數(shù)模塊，分計數(shù)模塊，小時計數(shù)模塊，報警模塊，秒分時設(shè)置模塊和譯碼模塊六部分組成。兩者設(shè)計方式，功能實現(xiàn)方面

10、都差不多，作品中選擇的是方案一。　　3. 單元模塊設(shè)計部分　　單元模塊設(shè)計部分分四個部分，介紹數(shù)字鐘選擇顯示數(shù)碼管和對應(yīng)的數(shù)模塊CN6,信號選擇模塊SEL61,七段碼譯碼器模塊DISP和復位，秒，分，時顯示，設(shè)置模塊。　　3.1 CN6模塊的設(shè)計　　即無進位的六進制計數(shù)器

11、，由此提供選擇信號，可提供選擇信號，選擇顯示的數(shù)碼管及對應(yīng)的數(shù)，循環(huán)掃描顯示。如圖1-2　　圖1-2　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_u

12、nsigned.all;　　entity cn6 is　　port(res,clk : in std_logic;　　cout : out std_logic_vector(2 downto 0));　　end cn6;</p&

13、gt;　　architecture rtl of cn6 is　　signal q : std_logic_vector(2 downto 0);　　begin　　process(res,clk)

14、;　　begin　　if res='0' then　　q<="000";　　elsif(clk'event and clk='1') then　　i

15、f(q=5) then　　q<="000";　　else　　q<=q+1;　　end if;</b&g

16、t;　　end if;　　end process;　　cout<=q;　　end rtl;　　3.2 SEL6

17、1模塊的設(shè)計　　即六選一選擇器，如圖1-3所示，對于給定的信號，輸出對應(yīng)的數(shù)，送到七段碼譯碼器。　　圖1-3　　library ieee;　　use ieee.std_logic_1164.all;<p&

18、gt;　　entity sel61 is　　port(sel : in std_logic_vector(2 downto 0);　　a,b,c,d,e,f : in std_logic_vector(3 downto 0);　　q : out std_logic_vector(3 downto 0));<

19、/p>　　end;　　architecture rtl of sel61 is　　begin　　process(a,b,c,d,e,f,sel)　　variable c

20、out : std_logic_vector(3 downto 0);　　begin　　case sel is　　when "000"=>cout:=a;　　when "001"=>

21、cout:=b;　　when "010"=>cout:=c;　　when "011"=>cout:=d;　　when "100"=>cout:=e;　　when others=>cout:

22、=f;　　end case;　　q <=cout;　　end process;　　end rtl;　　3.3

23、DISP模塊的設(shè)計　　即七段譯碼器，如圖1-4所示，對于輸入的4位BCD碼進行譯碼，輸出7位，Q0~Q6分別外接數(shù)碼管a~g段顯示。　　圖1-4　　library ieee;　　use ieee.std_logic_1164.all;

24、　　entity disp is　　port(d : in std_logic_vector(3 downto 0);　　q : out std_logic_vector(6 downto 0));　　end;

25、　　architecture one of disp is　　begin　　process(d)　　begin　　case d is<

26、/p>　　when "0000"=>q<="0111111";　　when "0001"=>q<="0000110";　　when "0010"=>q<="1011011"

27、;　　when "0011"=>q<="1001111";　　when "0100"=>q<="1100110";　　when "0101"=>q<="1101101&

28、quot;;　　when"0110"=>q<="1111101";　　when "0111"=>q<="0100111";　　when"1000"=>q<="11111

29、11";　　when"1001"=>q<="1101111";　　when others=>q<="0000000";　　end case;

30、　　end process;　　end one;　　3.4 K4模塊的設(shè)計　　圖1-5　　如圖1-5，RES是整個系統(tǒng)的復位鍵，低電平有效，復位時，各個輸出都為零，時間顯示0時0分0秒；clk是輸

31、入時鐘，提供秒信號，上升沿觸發(fā)，每出發(fā)一次，時間增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分別設(shè)置小時位，10分位，分位，起到調(diào)時的作用，高電平有效，有效時，每來一個CLK時鐘（1s），所對應(yīng)的位都將以各自的計數(shù)循環(huán)；　　RING是整點報時；SEC,SEC10,MIN,MIN10,HR,HR10都輸出四位BCD碼，用于計數(shù)。　　3.

32、4.1 CNT10模塊設(shè)計　　10進制計數(shù)器。CLK為秒信號；RES是復位信號，與CLK同步；EN為選通信號；COUT3..0]輸出秒個位；CA是進位信號。如圖1-6所示。　　圖1-6　　library ieee;　　use ieee

33、.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt10 is　　port(en,res,clk: in std_logic;　　ca : out std_logic;

34、　　cout : out std_logic_vector(3 downto 0));　　end;　　architecture rtl of cnt10 is　　signal q : std_logic_vector(3 downto 0);</p&g

35、t;　　begin　　p1 : process(en,clk,res)　　begin　　if(clk'event and clk='1') then

36、　if(res='0') then　　q<="0000";　　elsif(en='1') then　　if(q=9) then　　q<="0000";<p&g

37、t;　　else　　q<=q+1;　　end if;　　end if;　　end if;<

38、/b>　　end process p1;　　p2 : process(q)　　begin　　if(q=9) then　　ca<=en;<

39、/p>　　else　　ca<='0';　　end if;　　end process p2;

40、　　cout<=q;　　end rtl;　　3.4.2 CNT6模塊設(shè)計　　即進制計數(shù)器，CLK為秒信號；RES為復位信號，與CLK同步；EN為選通信號；COUT[3..0]輸出秒的十位；CA是進位信號。如圖1-7所示。<

41、;p>　　圖1-7　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt6 is

42、　　port(en,res,clk: in std_logic;　　ca : out std_logic;　　cout : out std_logic_vector(3 downto 0));　　end;　　ar

43、chitecture rtl of cnt6 is　　signal q : std_logic_vector(3 downto 0);　　begin　　p1 : process(en,clk,res)　　begin&

44、lt;/b>　　if(clk'event and clk='1') then　　if(res='0') then　　q<="0000";　　elsif(en='1') then<

45、/p>　　if(q=5) then　　q<="0000";　　else　　q<=q+1;　　end if;</b

46、>　　end if;　　end if;　　end process p1;　　p2 : process(q)　　begin</

47、b>　　if(q=5) then　　ca<=en;　　else　　ca<='0';

48、　　end if;　　end process p2;　　cout<=q;　　end rtl;　　3.4.3 CNT101模塊設(shè)計

49、　　即十進制計數(shù)器，輸出分的個位。EN接CNT6的進位CA，產(chǎn)生正常的時鐘；EN2由外部斷口控制，可用來調(diào)節(jié)時間，高電平有效，輸出將以秒的速度遞增循環(huán)。如圖1-8 所示。　　圖1-8　　library ieee;　　use ieee.std_logic_11

50、64.all;　　use ieee.std_logic_unsigned.all;　　entity cnt101 is --output minitute's gewei　　port(en2,en,res,clk : in std_logic;　　c

51、a : out std_logic; --jingwei　　cout : out std_logic_vector(3 downto 0));　　end;　　architecture rtl of cnt101 is

52、signal q : std_logic_vector(3 downto 0);　　begin　　p1 : process(en,en2,clk,res)　　begin　　if(clk'e

53、vent and clk='1') then　　if(res='0') then　　q<="0000";　　elsif(en='1'or en2='1') then　　if(q=9)

54、 then　　q<="0000";　　else　　q<=q+1;　　end if;&

55、lt;b>　　end if;　　end if;　　end process p1;　　p2 : process(q)　　begin

56、　　if(q=9) then　　ca<=en;　　else　　ca<='0';　　end if;</b&g

57、t;　　end process p2;　　cout<=q;　　end rtl;　　3.4.4 CNT61模塊的設(shè)計　　六進制計數(shù)器，輸出分的各位。E

58、N接CNT101的進位CA,產(chǎn)生正常的時鐘；EN2由外部端口控制，可用來調(diào)節(jié)時間，高電平有效，輸出分的十位將以秒的速度遞增循環(huán)。如圖1-9所示。　　圖1-9　　library ieee;　　use ieee.std_logic_1164.all;<

59、;p>　　use ieee.std_logic_unsigned.all;　　entity cnt61 is --output minitute's shiwei　　port(en2,en,res,clk : in std_logic;　　ca : out std_logic;

60、 --jingwei　　cout : out std_logic_vector(3 downto 0));　　end;　　architecture rtl of cnt61 is　　signal q : std_logic_ve

61、ctor(3 downto 0);　　begin　　p1 : process(en,en2,clk,res)　　begin　　if(clk'event and clk='1'

62、;) then　　if(res='0') then　　q<="0000";　　elsif(en='1'or en2='1') then　　if(q=5) then<p&

63、gt;　　q<="0000";　　else　　q<=q+1;　　end if;　　end if;</b

64、>　　end if;　　end process p1;　　p2 : process(q)　　begin　　if(q=5) then

65、;　　ca<=en;　　else　　ca<='0';　　end if;

66、　　end process p2;　　cout<=q;　　end rtl;　　3.4.5 CNT23模塊設(shè)計　　24進制計數(shù)器，輸出時個位和時十位，由兩個選通信號EN和EN2控制，EN2用來

67、調(diào)時。如圖1-10所示。　　圖1-10　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<p&g

68、t;　　entity cnt23 is 　　port(en2,en,res,clk : in std_logic;　　a,b : out std_logic_vector(3 downto 0));　　end;　　arc

69、hitecture rtl of cnt23 is　　signal aout,bout : std_logic_vector(3 downto 0);　　begin　　p1 : process(en,en2,clk,res)<b

70、>　　begin　　if(res='0') then　　aout<="0000";　　bout<="0000";　　elsif(clk'event and clk=

71、9;1') then　　if(en='1' or en2='1') then　　if bout>1 then　　if aout>2 then　　aout<="0000" ;

72、　　bout<="0000";　　else　　aout<=aout+1;　　end if;　　elsif(aout=9) then</p

73、>　　aout<="0000";　　bout<=bout+1;　　else　　aout<=aout+1;　　end if;<

74、/p>　　end if;　　end if;　　end process p1 ;　　end rtl;　　4.系統(tǒng)仿

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