課程設(shè)計(jì)--基于fpga的數(shù)字鐘設(shè)計(jì)

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　課程設(shè)計(jì)　　名稱基于FPGA的數(shù)字鐘設(shè)計(jì)　　姓名 　　專業(yè)班級(jí) 通信工程（1）班　　學(xué)院信息與機(jī)電工程學(xué)院

2、;　　完成日期 2017年6月　　摘要　　VHDL是一種用形式化方法來(lái)描述數(shù)字化電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言，設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，最后用PLD實(shí)現(xiàn)其功能。與傳統(tǒng)設(shè)計(jì)方法相比，VHDL描述電路行為的算法設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí)

3、，能盡早發(fā)現(xiàn)存在的問題，縮短設(shè)計(jì)周期，可獨(dú)立實(shí)現(xiàn)，修改方便，系統(tǒng)硬件描述能力強(qiáng)，語(yǔ)言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng)，是多層次的硬件描述語(yǔ)言具有很好的實(shí)用。　　本文是基于VHDL語(yǔ)言的簡(jiǎn)易電子數(shù)字鐘的設(shè)計(jì)。設(shè)計(jì)主要是由數(shù)碼管結(jié)合按鍵來(lái)顯示相應(yīng)的時(shí)間，可以對(duì)時(shí)、分進(jìn)行單獨(dú)校時(shí)，使其顯示標(biāo)準(zhǔn)時(shí)間，并且具有設(shè)置鬧鐘以及整點(diǎn)半點(diǎn)報(bào)時(shí)的功能。總的程序由幾個(gè)各具不同功能的單元模塊組，其中包括分頻模塊、時(shí)分秒計(jì)數(shù)和設(shè)置模

4、塊、比較器模塊、譯碼顯示等模塊。　　關(guān)鍵詞：數(shù)字鐘、VHDL、狀態(tài)機(jī)　　一、緒論　　1.1 前言　　隨著生產(chǎn)和科學(xué)技術(shù)發(fā)展的需要，現(xiàn)在電子技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活和生產(chǎn)的各個(gè)方面，有力地推動(dòng)

5、了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。　　在這個(gè)生活節(jié)奏飛快的社會(huì)，時(shí)間概念對(duì)人們來(lái)說尤為重要。在我們現(xiàn)代的生活中，早已離不開鐘表的身影。原始的機(jī)械鐘只能實(shí)現(xiàn)走時(shí)報(bào)時(shí)的功能早已不能滿足人們的需求。數(shù)字鐘是一種數(shù)字電路實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，通過計(jì)時(shí)精度很高的石英晶振，采用相應(yīng)進(jìn)制的計(jì)數(shù)器，轉(zhuǎn)化為二進(jìn)制數(shù)，通過譯碼和顯示電路準(zhǔn)

6、確的將時(shí)間“時(shí)”“分”“秒”用數(shù)字的方式顯示出來(lái)。與傳統(tǒng)的機(jī)械時(shí)鐘相比具有更高的準(zhǔn)確性與直觀性，且無(wú)機(jī)械裝置，具有更高的使用壽命。　　鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘

7、及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。　　FPGA概述　　FPGA簡(jiǎn)介　　FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片

8、內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，

9、FPGA的使用非常靈活。 FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。　　1.2.2用FPGA設(shè)計(jì)數(shù)字鐘的優(yōu)點(diǎn)　　FPGA的邏輯功能全部用硬件電路實(shí)現(xiàn)，內(nèi)部有豐富的觸發(fā)器和I／O

10、引腳，是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一，并且FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。因此，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。使用FPGA 可以實(shí)現(xiàn)你想實(shí)現(xiàn)的任何數(shù)字電路，可以定制各種電路，減少受制于專用芯片的束縛，在設(shè)計(jì)過程中可以靈活的更改設(shè)計(jì)。因此，利用FPGA 設(shè)計(jì)數(shù)字鐘更加靈活方便。　　1.3硬件描述

11、語(yǔ)言VHDL　　VHDL，即超高速集成電路硬件描述語(yǔ)言，是最早被接納為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言。它是一種多層次的硬件描述語(yǔ)言，覆蓋面廣，描述能力強(qiáng)，具有良好的可讀性，既可以被計(jì)算機(jī)接受，也容易被理解。因?yàn)閂HDL的硬件描述與工藝技術(shù)無(wú)關(guān)，因此其本身的生命期長(zhǎng)，工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可，VHDL支持大規(guī)模設(shè)計(jì)的分解與已有設(shè)計(jì)的再利用，事實(shí)上已經(jīng)成為通用硬件描述語(yǔ)言。</

12、p>　　1.4 QuartusⅡ軟件　　QuartusⅡ是Altera公司推出的新一代FPGA/CPLD開發(fā)軟件，適合于大規(guī)模復(fù)雜的邏輯電路設(shè)計(jì)。它是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供了從設(shè)計(jì)輸入到器件編程的全部功能，同低三代設(shè)計(jì)工具M(jìn)AXPLUS Ⅱ相比，QuartusⅡ設(shè)計(jì)軟件增加了網(wǎng)絡(luò)編輯功能，提升了調(diào)試能力，解決了潛在的設(shè)計(jì)延遲，同時(shí)其強(qiáng)

13、大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。　　二、數(shù)字鐘總體設(shè)計(jì)方案　　2.1總體結(jié)構(gòu)　　圖 1 系統(tǒng)結(jié)構(gòu)圖　　2.2 設(shè)計(jì)思路</

14、p>　　數(shù)字鐘的設(shè)計(jì)模塊包括：分頻器、“時(shí)、分、秒”計(jì)數(shù)器、設(shè)置時(shí)間模塊、設(shè)置鬧鐘、比較模塊、選擇模塊、控制模塊和譯碼顯示電路。每一個(gè)功能模塊作為一個(gè)實(shí)體單獨(dú)進(jìn)行設(shè)計(jì)，最后再將各個(gè)模塊的原理圖連接起來(lái)。　?。?）開關(guān)EN(SW0)控制數(shù)碼管顯示，SW0關(guān)閉時(shí)顯示學(xué)號(hào)，打開后24h計(jì)時(shí)制計(jì)時(shí)并顯示。　?。?）校時(shí)以及設(shè)置鬧鐘：按

15、下TIMESET鍵開始設(shè)置時(shí)間，按下SHIFT鍵表示移位，按下ADD鍵對(duì)應(yīng)數(shù)字加一，再次按下TIMESET鍵回到走時(shí)狀態(tài)。分鐘和時(shí)鐘校準(zhǔn)時(shí)，下方LED發(fā)光表示提示。　?。?）鬧鐘：鬧鐘定時(shí)時(shí)間到，對(duì)應(yīng)LED閃爍，持續(xù)60s。　　（4）整點(diǎn)、半點(diǎn)報(bào)時(shí)：當(dāng)分鐘時(shí)間為00或30 時(shí)，對(duì)應(yīng)不同的LED發(fā)光。　　（5）顯示

16、： 6個(gè)LED數(shù)碼管顯示小時(shí)、分、秒。　　2.4 RTL圖　　圖2 系統(tǒng)RTL圖　　三、數(shù)字鐘各功能模塊介紹　　3.1 分頻模塊&l

17、t;p>　　3.1.1引腳說明及功能介紹　　圖3 分頻模塊bdf圖 　　表1 分頻模塊引腳說明　　3.1.2核心源代碼及解釋　　PROCESS(CLK,EN)　　VARIABLE TEMP1 : INTEGER RANGE

18、 24999999 DOWNTO 0;　　VARIABLE TEMP50 : INTEGER RANGE 499999 DOWNTO 0;　　BEGIN 　　IF EN='1' THEN 　　IF CLK'E

19、VENT AND CLK='1'THEN 　　IF TEMP1=24999999 THEN TEMP1:=0;Q1<=NOT Q1;　　ELSE TEMP1:=TEMP1+1;　　END IF;　　IF TE

20、MP50=499999 THEN TEMP50:=0;Q50<=NOT Q50;　　ELSE TEMP50:=TEMP50+1; ---通過計(jì)數(shù)將較高頻率的時(shí)鐘分頻，得到得到較低頻率的時(shí)鐘信號(hào)　　END IF;　　END IF;

21、　　ELSE 　　TEMP1:=0;Q1<='0';　　TEMP50:=0;Q50<='0';　　END IF;

22、;　　END PROCESS;　　PROCESS(QUICK)　　BEGIN　　IF QUICK='0' THEN CLK_OUT1OR50<=Q1;---通過按鍵選擇輸出的頻率　　ELSE CLK_OUT1

23、OR50<=Q50;　　END IF;　　END PROCESS;　　3.2 控制模塊　　3.2.1引腳說明及功能介紹　　圖4 控制模塊bdf圖&l

24、t;/p>　　表2 控制模塊引腳說明　　3.2.2部分源代碼及解釋　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

25、　　ENTITY COUTROL IS　　PORT ( ALARM,EN:IN STD_LOGIC;　　COUT:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)　　);　　END ENTITY;

26、　　ARCHITECTURE ONE OF COUTROL IS　　SIGNAL TEMP1:STD_LOGIC:='0'; ——設(shè)置變量TEMP1表示KEY0的狀態(tài)　　BEGIN 　　PROCESS(ALARM)

27、　　BEGIN　　IF ALARM'EVENT AND ALARM='1' THEN 　　TEMP1<=NOT TEMP1; 　　END IF;

28、　　END PROCESS;　　PROCESS(TEMP1) ——TEMP1=0時(shí)，輸出狀態(tài)為計(jì)時(shí)（01）；TEMP1=1 　　BEGIN時(shí)，輸出狀態(tài)為鬧鐘設(shè)置（10）　　IF TEMP1<='0' THEN <

29、;p>　　COUT<="01";　　ELSE COUT<="10";　　END IF;　　END PROCESS;　　END ARCHITECTURE ONE;</p&g

30、t;　　3.3 時(shí)、分、秒模塊　　3.3.1 引腳說明及功能介紹　　圖5 秒模塊bdf圖圖6 分模塊bdf圖圖7 時(shí)模塊bdf圖　　表3 時(shí)/分/秒模塊引腳說明　　3.3.2部分源代碼及解釋&l

31、t;/p>　　以秒鐘模塊為例：　　ARCHITECTURE ONE OF SEC IS　　SIGNAL S0,S1:STD_LOGIC_VECTOR(3 DOWNTO 0);--定義兩個(gè)變量表示秒鐘高位和低位　　BEGIN<

32、/b>　　PROCESS(CLK)　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　S0<=S0+1;&l

33、t;p>　　IF S0=9 THEN S0<=(OTHERS=>'0');　　S1<=S1+1;　　END IF;　　IF S1=5 AND S0=9 THEN <p&

34、gt;　　S1<="0000";S0<="0000";COUT<='1';　　ELSE COUT<='0'; --60進(jìn)制計(jì)數(shù)器，即滿六十則賦0且進(jìn)位信號(hào)加一　　END IF;<p&

35、gt;　　END IF;　　END PROCESS;　　SEC0<=S0;SEC1<=S1;　　END;　　3.4 設(shè)置時(shí)間模塊　　3.4.1

36、引腳說明及功能介紹　　圖8 設(shè)置時(shí)間模塊bdf圖　　表4 設(shè)置時(shí)間模塊引腳說明　　3.4.2部分源代碼及解釋　　ARCHITECTURE BEHAV OF ST IS　　SIGNAL TEMP1: STD_LOGIC_VECT

37、OR (1 DOWNTO 0):="00";--表示SHIFT按鍵按下產(chǎn)生的三種不同狀態(tài)　　SIGNAL TEMP2: STD_LOGIC:='0'; --檢測(cè)TIMESET是否按下的變量　　BEGIN　　PROCESS(SHIFT,ADD

38、)　　BEGIN　　IF EN='1' THEN 　　IF TIMESET'EVENT AND TIMESET='1' THEN 　　TEMP2<=NOT TEMP2;

39、　　END IF;　　IF TEMP2='1' THEN 　　IF SHIFT'EVENT AND SHIFT='1' THEN 　　TEMP1<=TEMP1+1;&

40、lt;b>　　END IF;　　ELSE 　　TEMP1<="00"; 　　END IF;　　END IF;</b&g

41、t;　　CASE TEMP1 IS　　WHEN "00"=>CO1<=SEC;CO2<=MIN; --shift鍵沒有按下，屬于走時(shí)狀態(tài) 　　LED13<='0';LED16<='0';

42、　WHEN "01"=>CO1<=ADD;CO2<='0'; --shift按下一次，分鐘可設(shè)置　　LED13<='1';LED16<='0';　　WHEN "10"=>CO1<='0';CO2<=

43、ADD; -- shift按下兩次，時(shí)鐘可設(shè)置 　　LED13<='0';LED16<='1'; 　　WHEN OTHERS=>NULL;　　END CASE;　　E

44、ND PROCESS;　　END;　　3.5 設(shè)置鬧鐘模塊　　3.5.1 引腳說明及功能介紹　　圖9 設(shè)置鬧鐘模塊bdf圖　　表5 時(shí)/分/秒模塊引腳說明<p&

45、gt;　　3.5.2部分源代碼及解釋　　ARCHITECTURE BEHAV OF SA IS　　SIGNAL TEMP1: STD_LOGIC:='0'; --表示SHIFT鍵是否按下的變量　　SIGNAL TEMP2: STD_LOGIC:='0';--表示CLOCKSET鍵是

46、否按下的變量　　BEGIN　　PROCESS(SHIFT,ADD)　　BEGIN　　IF EN='1' THEN 　　IF CLOCKSE

47、T'EVENT AND CLOCKSET='1' THEN 　　TEMP2<=NOT TEMP2;　　END IF;　　IF TEMP2='1' THEN 　　IF SHIFT'E

48、VENT AND SHIFT='1' THEN 　　TEMP1<=NOT TEMP1;　　END IF;　　ELSE 　　TEMP1<='0'; &l

49、t;/p>　　END IF;　　END IF;　　IF TEMP2='1' THEN 　　CASE TEMP1 IS　　WHEN '0'

50、=>CO1<=ADD;CO2<='0'; --分鐘可設(shè)置　　LED14<='1';LED17<='0';　　WHEN '1'=>CO1<='0';CO2<=ADD; --時(shí)鐘可設(shè)置

51、LED14<='0';LED17<='1'; 　　WHEN OTHERS=>NULL;　　END CASE;　　END IF;　　END

52、 PROCESS;　　END;　　3.6 比較鬧鐘模塊　　3.6.1 引腳說明及功能介紹　　圖10 鬧鐘比較模塊　　表6 比較鬧鐘模塊引腳說明　　3.

53、6.2部分源代碼及解釋　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY COMPARE IS　　PORT

54、 ( TH1,TH0,TM1,TM0,SAH1,SAH0,SAM1,SAM0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　LED:OUT STD_LOGIC　　);　　END ENTITY;　　ARCHITEC

55、TURE BAHAV OF COMPARE IS　　BEGIN　　PROCESS(TH1,TH0,TM1,TM0,SAH1,SAH0,SAM1,SAM0)　　BEGIN——時(shí)間顯示與設(shè)置的鬧鐘時(shí)間相等時(shí)，LED燈亮　　IF TH

56、1=SAH1 AND TH0=SAH0 AND TM1=SAM1 AND TM0=SAM0 THEN 　　LED<='1';　　ELSE LED<='0';　　END IF;

57、　　END PROCESS;　　END ARCHITECTURE;　　3.7 選擇模塊　　3.7.1 引腳說明及功能介紹　　圖11選擇模塊bdf圖　　表7 選擇模塊引腳

58、說明　　3.7.2部分源代碼及解釋　　ARCHITECTURE BAHAV OF CHOOSE IS　　BEGIN　　PROCESS(CONTROL)　　BEGIN</

59、b>　　CASE CONTROL IS 　　WHEN "01"=>HOUR1<=TH1;HOUR0<=TH0;MIN1<=TM1;MIN0<=TM0;SEC1<=TS1;SEC0<=TS0; --當(dāng)control為01時(shí)，顯示正常走時(shí)以及設(shè)置時(shí)鐘的時(shí)間<p&

60、gt;　　WHEN "10"=>HOUR1<=SAH1;HOUR0<=SAH0;MIN1<=SAM1;MIN0<=SAM0;SEC1<="1111";SEC0<="1111";--當(dāng)control為10時(shí)，時(shí)、分顯示設(shè)置鬧鐘的時(shí)間，秒鐘不顯示　　WHEN OTHERS=>HOUR1<

61、=TH1;HOUR0<=TH0;MIN1<=TM1;MIN0<=TM0;SEC1<=TS1;SEC0<=TS0; 　　END CASE;　　END PROCESS;　　END ARCHITECTURE;&

62、lt;b>　　3.8 譯碼模塊　　3.8.1 引腳說明及功能介紹　　圖12 譯碼模塊　　表8 譯碼模塊引腳說明　　3.8.2部分源代碼及解釋　　ARCHITECTUR

63、E BAHAV OF DISPLAY IS　　SIGNAL REG7_0: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_1: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_2: STD_LOGIC_VECTOR(6 DOWNTO

64、 0);　　SIGNAL REG7_3: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_4: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_5: STD_LOGIC_VECTOR(6 DOWNTO 0);<

65、;p>　　SIGNAL REG7_6: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_7: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_8: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7

66、_9: STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL REG7_NULL: STD_LOGIC_VECTOR(6 DOWNTO 0);-- --定義10個(gè)信號(hào)表示數(shù)字0~9　　SIGNAL LEDX:STD_LOGIC;　　BEGIN</p

67、>　　REG7_0<="1000000";　　REG7_1<="1111001";　　REG7_2<="0100100";　　REG7_3<="0110000";

68、　　REG7_4<="0011001";　　REG7_5<="0010010";　　REG7_6<="0000010";　　REG7_7<="1111000";&l

69、t;p>　　REG7_8<="0000000";　　REG7_9<="0010000";　　REG7_NULL<="1111111";　　PROCESS(H1,EN)--小時(shí)高位譯碼，初始為1<

70、p>　　BEGIN　　IF EN='1' THEN　　CASE H1 IS　　WHEN "0000"=>HOUR1<=REG7_0;　　WHEN "0001"=

71、>HOUR1<=REG7_1;　　WHEN "0010"=>HOUR1<=REG7_2;　　WHEN "0011"=>HOUR1<=REG7_3;　　WHEN "0100"=>HOUR1<=REG7_4;&

72、lt;/p>　　WHEN "0101"=>HOUR1<=REG7_5;　　WHEN "0110"=>HOUR1<=REG7_6;　　WHEN "0111"=>HOUR1<=REG7_7;

73、WHEN "1000"=>HOUR1<=REG7_8;　　WHEN "1001"=>HOUR1<=REG7_9;　　WHEN OTHERS=>HOUR1<=REG7_NULL;　　END CASE;&

74、lt;/p>　　ELSE 　　HOUR1<=REG7_1;　　END IF;　　END PROCESS;　　PROCESS(H0,EN)--小時(shí)低位譯碼，初始

75、為5　　BEGIN　　IF EN='1' THEN　　CASE H0 IS　　WHEN "0000"=>HOUR0<=REG7_0;　　WHEN

76、 "0001"=>HOUR0<=REG7_1;　　WHEN "0010"=>HOUR0<=REG7_2;　　WHEN "0011"=>HOUR0<=REG7_3;　　WHEN "0100"=>

77、HOUR0<=REG7_4;　　WHEN "0101"=>HOUR0<=REG7_5;　　WHEN "0110"=>HOUR0<=REG7_6;　　WHEN "0111"=>HOUR0<=REG7_7;</

78、p>　　WHEN "1000"=>HOUR0<=REG7_8;　　WHEN "1001"=>HOUR0<=REG7_9;　　WHEN OTHERS=>HOUR0<=REG7_NULL;　　EN

79、D CASE;　　ELSE 　　HOUR0<=REG7_5;　　END IF;　　END PROCESS;　　PROCESS(M

80、1,EN)--分鐘高位譯碼，初始為3　　BEGIN　　IF EN='1' THEN 　　CASE M1 IS　　WHEN "0000"=>MIN1<=REG7_0;</p&g

81、t;　　WHEN "0001"=>MIN1<=REG7_1;　　WHEN "0010"=>MIN1<=REG7_2;　　WHEN "0011"=>MIN1<=REG7_3;　　WHEN "

82、;0100"=>MIN1<=REG7_4;　　WHEN "0101"=>MIN1<=REG7_5;　　WHEN "0110"=>MIN1<=REG7_6;　　WHEN "0111"=>MIN1<=

83、REG7_7;　　WHEN "1000"=>MIN1<=REG7_8;　　WHEN "1001"=>MIN1<=REG7_9;　　WHEN OTHERS=>MIN1<=REG7_NULL;<

84、b>　　END CASE;　　ELSE　　MIN1<=REG7_3;　　END IF;　　END PROCESS;　　PR

85、OCESS(M0,EN)--分鐘低位譯碼，初始為8　　BEGIN　　IF EN='1' THEN 　　CASE M0 IS　　WHEN "0000"=>MIN0<=REG7_0;&

86、lt;/p>　　WHEN "0001"=>MIN0<=REG7_1;　　WHEN "0010"=>MIN0<=REG7_2;　　WHEN "0011"=>MIN0<=REG7_3;　　WHE

87、N "0100"=>MIN0<=REG7_4;　　WHEN "0101"=>MIN0<=REG7_5;　　WHEN "0110"=>MIN0<=REG7_6;　　WHEN "0111"=>MI

88、N0<=REG7_7;　　WHEN "1000"=>MIN0<=REG7_8;　　WHEN "1001"=>MIN0<=REG7_9;　　WHEN OTHERS=>MIN0<=REG7_NULL;<p&

89、gt;　　END CASE;　　ELSE　　MIN0<=REG7_8;　　END IF;　　END PROCESS;<p&

90、gt;　　PROCESS(S1,EN)--秒鐘高位譯碼，初始為4　　BEGIN　　IF EN='1' THEN 　　CASE S1 IS　　WHEN "0000"=>SEC1<=R

91、EG7_0;　　WHEN "0001"=>SEC1<=REG7_1;　　WHEN "0010"=>SEC1<=REG7_2;　　WHEN "0011"=>SEC1<=REG7_3;<p&g

92、t;　　WHEN "0100"=>SEC1<=REG7_4;　　WHEN "0101"=>SEC1<=REG7_5;　　WHEN "0110"=>SEC1<=REG7_6;　　WHEN "0111"

93、=>SEC1<=REG7_7;　　WHEN "1000"=>SEC1<=REG7_8;　　WHEN "1001"=>SEC1<=REG7_9;　　WHEN OTHERS=> SEC1<=REG7_NULL;

94、　　END CASE;　　ELSE 　　SEC1<=REG7_4;　　END IF;　　END PROCESS;

95、;　　PROCESS(S0,EN)--秒鐘低位譯碼，初始為5　　BEGIN　　IF EN='1' THEN 　　CASE S0 IS　　WHEN "0000"=>S

96、EC0<=REG7_0;　　WHEN "0001"=>SEC0<=REG7_1;　　WHEN "0010"=>SEC0<=REG7_2;　　WHEN "0011"=>SEC0<=REG7_3;

97、　　WHEN "0100"=>SEC0<=REG7_4;　　WHEN "0101"=>SEC0<=REG7_5;　　WHEN "0110"=>SEC0<=REG7_6;　　WHEN "0

98、111"=>SEC0<=REG7_7;　　WHEN "1000"=>SEC0<=REG7_8;　　WHEN "1001"=>SEC0<=REG7_9;　　WHEN OTHERS=> SEC0<=REG7_NULL;&

99、lt;/p>　　END CASE;　　ELSE　　SEC0<=REG7_5;　　END IF;　　END PROCESS;&

100、lt;/p>　　END ARCHITECTURE;　　3.9 報(bào)時(shí)模塊　　3.9.1 引腳說明及功能介紹　　圖13報(bào)時(shí)模塊bdf圖　　表7 報(bào)時(shí)模塊引腳說明　　3.

101、9.2部分源代碼及解釋　　ARCHITECTURE BEHAV OF TIMER IS　　BEGIN　　PROCESS(M0,M1)　　BEGIN　　IF

102、 M0="0000" AND M1="0000" THEN --分鐘為00即整點(diǎn)時(shí)，燈LEDR1 　　LEDR1<=CLK;閃爍提示　　ELSE LEDR1<='0';　　END IF;&

103、lt;/p>　　IF M0="0000" AND M1="0011" THEN ----分鐘為30即半點(diǎn)時(shí)，燈LEDR0　　LEDR0<=CLK;閃爍提示　　ELSE LEDR0<='0';<

104、b>　　END IF;　　END PROCESS;　　END;　　四、設(shè)計(jì)結(jié)果圖示　　EN=0，顯示學(xué)號(hào)&l

105、t;p>　　圖13 顯示學(xué)號(hào)153845　　EN=1，初始狀態(tài)，開始計(jì)時(shí)。　　圖14 初始狀態(tài)，開始計(jì)時(shí)　　按下TIMESET鍵(kye3), 開始設(shè)置時(shí)間，再次按下表示設(shè)置結(jié)束；按下SHIFT鍵(key2),進(jìn)行小時(shí)和分鐘的移位，從高向低，同時(shí)指示燈亮；按下ADD鍵(key1)，對(duì)應(yīng)數(shù)字加一。<

106、/p>　　圖15 設(shè)置分鐘，ledr13燈亮　　圖16 設(shè)置小時(shí)，ledr16燈亮　　按下ALARMSET鍵(KEY3)，開始設(shè)置鬧鐘，再次按下表示設(shè)置結(jié)束；按下SHIFT鍵(KEY2)，進(jìn)行小時(shí)和分鐘的移位，從高向低；按下ADD鍵(KEY1)，設(shè)置鬧鐘的每一位數(shù)字：0～9　　圖1

107、7 設(shè)置鬧鐘時(shí)間　　圖18 鬧鐘提醒，ledg2燈亮　　整點(diǎn)報(bào)時(shí)、半點(diǎn)報(bào)時(shí)，LED燈閃爍。　　圖19 整點(diǎn)報(bào)時(shí)，ledr2燈亮　　圖20 半點(diǎn)報(bào)時(shí)，ledr1燈亮　　五、結(jié)論</

108、p>　　5.1遇到的問題和改進(jìn)　　（1）問題1：　　在設(shè)置時(shí)間的時(shí)候，按下TIMESET鍵之后開始設(shè)置時(shí)間，再次按下TIMESET 鍵回到走時(shí)狀態(tài)，顯示的時(shí)間仍為未設(shè)置前的時(shí)間，即設(shè)置的時(shí)間并不會(huì)反饋到走時(shí)狀態(tài)。　　解決辦法：在設(shè)置時(shí)間模塊以及走時(shí)

109、模塊之間增加聯(lián)系，即將走時(shí)模塊的進(jìn)位輸出作為設(shè)置時(shí)間的輸入，設(shè)置時(shí)間模塊輸出信號(hào)作為時(shí)、分模塊的clk。　　（2）問題2：已經(jīng)設(shè)置完時(shí)間之后再設(shè)置鬧鐘時(shí)間的時(shí)候，按下ADD鍵，對(duì)鬧鐘時(shí)間的小時(shí)和分鐘位進(jìn)行調(diào)整后，發(fā)現(xiàn)計(jì)時(shí)狀態(tài)下的小時(shí)和分鐘位也被進(jìn)行了相應(yīng)的調(diào)整，不能完成設(shè)置鬧鐘時(shí)間和正常計(jì)時(shí)的功能。　　解決辦法：增加設(shè)置時(shí)的限制條件，如只有在TIMES

110、ET按鍵按下的情況下才能更改走時(shí)時(shí)間。 　　5.2工作分配比例　　六、附錄　　6.1分頻模塊　　LIBRARY IEEE;<p&

111、gt;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY FD IS　　PORT (CLK,EN,QUICK:IN STD_LOGIC;　　CLK_OUT1OR50:OUT ST

112、D_LOGIC);　　END ENTITY FD;　　ARCHITECTURE BAHAV OF FD IS　　SIGNAL Q1,Q50:STD_LOGIC;　　BEGIN　　PROCESS

113、(CLK,EN)　　VARIABLE TEMP1 : INTEGER RANGE 24999999 DOWNTO 0;　　VARIABLE TEMP50 : INTEGER RANGE 499999 DOWNTO 0;　　--VARIABLE TEMP2: INTEGER RANGE 12499999 DOWNT

114、O 0;　　BEGIN 　　IF EN='1' THEN 　　IF CLK'EVENT AND CLK='1'THEN 　　IF TEMP1=24999999 THEN TEMP1:=0;Q

115、1<=NOT Q1;　　ELSE TEMP1:=TEMP1+1;　　END IF;　　IF TEMP50=499999 THEN TEMP50:=0;Q50<=NOT Q50;　　ELSE TEMP50:=TEMP50

116、+1;　　END IF;　　--IF TEMP2=12499999 THEN TEMP2:=0;Q2<=NOT Q2;　　--ELSE TEMP2:=TEMP2+1;　　--END IF;</p&g

117、t;　　END IF;　　ELSE 　　TEMP1:=0;Q1<='0';　　TEMP50:=0;Q50<='0';　　--T

118、EMP2:=0;Q2<='0';　　END IF;　　END PROCESS;　　PROCESS(QUICK)　　BEGIN　　IF

119、 QUICK='0' THEN CLK_OUT1OR50<=Q1;　　ELSE CLK_OUT1OR50<=Q50;　　END IF;　　END PROCESS;　　--CLK_OUT2<=Q2;

120、　　END ARCHITECTURE;　　6.2控制模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UN

121、SIGNED.ALL;　　ENTITY COUTROL IS　　PORT ( ALARM,EN:IN STD_LOGIC;　　COUT:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)　　);&

122、lt;p>　　END ENTITY;　　ARCHITECTURE ONE OF COUTROL IS　　SIGNAL TEMP1:STD_LOGIC:='0';　　BEGIN 　　PROCESS(ALARM)&

123、lt;/p>　　BEGIN　　IF ALARM'EVENT AND ALARM='1' THEN 　　TEMP1<=NOT TEMP1; 　　END IF;

124、　　END PROCESS;　　PROCESS(TEMP1)　　BEGIN　　IF TEMP1<='0' THEN 　　COUT<="01";&

125、lt;p>　　ELSE COUT<="10";　　END IF;　　END PROCESS;　　END ARCHITECTURE ONE;　　6.3秒模塊</

126、p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SEC IS　　PORT(CLK:IN STD_LOGIC;&l

127、t;/p>　　SEC0,SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　COUT:OUT STD_LOGIC);　　END SEC;　　ARCHITECTURE ONE OF SEC IS&l

128、t;p>　　SIGNAL S0,S1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(CLK)　　BEGIN　　IF CLK'EVENT

129、AND CLK='1' THEN　　S0<=S0+1;　　IF S0=9 THEN S0<=(OTHERS=>'0');　　S1<=S1+1;

130、;　　END IF;　　IF S1=5 AND S0=9 THEN 　　S1<="0000";S0<="0000";COUT<='1';　　ELSE COUT<='0';</

131、p>　　END IF;　　END IF;　　END PROCESS;　　SEC0<=S0;SEC1<=S1;　　END;

132、;　　6.4分模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY

133、 MIN IS　　PORT(CLK:IN STD_LOGIC;　　MIN0,MIN1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　COUT:OUT STD_LOGIC);　　END MIN;

134、;　　ARCHITECTURE ONE OF MIN IS　　SIGNAL M0,M1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(CLK)　　B

135、EGIN　　IF CLK'EVENT AND CLK='1' THEN　　M0<=M0+1;　　IF M0=9 THEN M0<=(OTHERS=>'0');

136、;　　M1<=M1+1;　　END IF;　　IF M1=5 AND M0=9 THEN 　　M1<="0000";M0<="0000";COUT<='1';

137、　　ELSE COUT<='0';　　END IF;　　END IF;　　END PROCESS;　　MIN0<=M0;MIN

138、1<=M1;　　END;　　6.5時(shí)模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEE

139、E.STD_LOGIC_UNSIGNED.ALL;　　ENTITY HOUR IS　　PORT(CLK:IN STD_LOGIC;　　HOUR0,HOUR1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　COUT:OUT STD_LOGIC);&l

140、t;/p>　　END HOUR;　　ARCHITECTURE ONE OF HOUR IS　　SIGNAL H0,H1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN

141、;　　PROCESS(CLK)　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　H0<=H0+1;　　IF H0=

142、9 THEN H0<=(OTHERS=>'0');　　H1<=H1+1;　　END IF;　　IF H1=2 AND H0=3 THEN 　　H1<=&qu

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