6.25gbs時(shí)鐘數(shù)據(jù)恢復(fù)電路與鎖定指標(biāo)電路設(shè)計(jì)

1、TheDesignof625Gb／sClockandDataRecoveryCircuitWithLockdetectorAThesisSubmiaedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYYangLinchengSupervisedbyProfFengJunSchoolofInformationScienceandEngineeringSouth

2、eastUniversityMarch2012摘要摘要隨著數(shù)字技術(shù)的發(fā)展，傳統(tǒng)的并行接口已經(jīng)難以滿足人們對(duì)速度的要求，由于Serdes技術(shù)有較強(qiáng)的抗噪聲與抗干擾能力、成本低、適合于高速傳輸?shù)葍?yōu)點(diǎn)，越來越受到人們的關(guān)注。如今Serdes技術(shù)廣泛應(yīng)用于廣域網(wǎng)和局域網(wǎng)通信，時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)是Serdes接收機(jī)中的重要模塊，因此研發(fā)具有我國自主產(chǎn)權(quán)的CDR芯片具有重要意義。本設(shè)計(jì)采用TSMCO18ItmCMOS工藝，完成了625Gb／

3、s半速率時(shí)鐘數(shù)據(jù)恢復(fù)電路。電路的鑒相器屬于Bangbang結(jié)構(gòu)，速度快。鑒相器是由3個(gè)雙邊沿觸發(fā)器(DETFF)構(gòu)成，需要一對(duì)正交時(shí)鐘。本設(shè)計(jì)還加入了鑒頻器，用以提高環(huán)路的捕獲范圍，該鑒頻器由2個(gè)正交的PD與1個(gè)雙邊沿觸發(fā)器構(gòu)成。鑒相器的輸出與鑒頻器的輸出在vI轉(zhuǎn)換器中進(jìn)行相減運(yùn)算。VI轉(zhuǎn)換器的輸出經(jīng)過二階濾波器得到一個(gè)較平穩(wěn)的電壓，用以控制振蕩器的輸出頻率。振蕩器需要給鑒頻鑒相器提供4路時(shí)鐘信號(hào)，因此本設(shè)計(jì)采用了4級(jí)環(huán)形振蕩器，并采用

4、了負(fù)延遲技術(shù)來提高輸出頻率。本設(shè)計(jì)根據(jù)PottNick鑒頻鑒相器的原理，設(shè)計(jì)了一個(gè)新型的適用于半速率CDR電路的鑒頻鑒相器，如果輸入的數(shù)據(jù)速率達(dá)到125Gb／s，先前的PFD中DETFF的保持時(shí)間與建立時(shí)間難以達(dá)到要求，因此該P(yáng)FD就完成不了鑒相的工作。而此新型PFD中只包含D觸發(fā)器(DFF)，對(duì)保持時(shí)間與建立時(shí)間的要求沒那么嚴(yán)格，仿真表明新型PFD是完全可以工作在如此高的速率。本設(shè)計(jì)增加了鎖定指示電路來檢測環(huán)路是否鎖定，以通知下級(jí)數(shù)字