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文檔簡介
1、本文主要研究設(shè)計了快視系統(tǒng)中高速圖像數(shù)據(jù)接收部分的硬件實現(xiàn)。系統(tǒng)充分利用了FPGA/CPLD高性能、低功耗、低成本的優(yōu)點，實現(xiàn)了高速(最高160MHz)電路設(shè)計。并且通過MentorGraphics公司的Hyperlynx仿真軟件對電路關(guān)鍵部分的信號完整性進行了仿真，以此提高了電路設(shè)計的成功率，縮短了產(chǎn)品設(shè)計調(diào)試周期，減少了成本損失。 本系統(tǒng)應(yīng)用于高速圖像數(shù)據(jù)的接收部分，為了方便系統(tǒng)的調(diào)試與驗證，整個系統(tǒng)分為信號源和接收卡兩個部
2、分來設(shè)計，分別以一塊PCI插卡的形式實現(xiàn)。信號源卡以XC95144XL為核心，通過讀取計算機中的數(shù)字圖像壓縮數(shù)據(jù)，經(jīng)過并串轉(zhuǎn)換之后，通過SMA接口以差分信號(LVDS)的形式同步輸出，同時也可以通過BNC接口以TTL電平串行同步輸出；接收卡以XC3S200為核心，輸入信號為SMA接口的LVDS同步數(shù)據(jù)，輸入串行差分數(shù)據(jù)經(jīng)SMA接口進入接收卡之后，系統(tǒng)首先對其串并轉(zhuǎn)換，然后通過幀格式化同步器的設(shè)計提取出同步數(shù)據(jù)，并且完成解擾碼操作，將最終
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