基于流水線可重構(gòu)結(jié)構(gòu)的可重構(gòu)算法研究及AES算法實(shí)現(xiàn).pdf

1、可重構(gòu)計算系統(tǒng)的基礎(chǔ)為通用計算機(jī)和專用ASIC。它既具有專用ASIC的高效性的優(yōu)點(diǎn)又具有通用計算機(jī)的靈活性，在加/解密、信號處理和模式識別等許多領(lǐng)域可．重構(gòu)計算系統(tǒng)有著廣泛應(yīng)用。在可重構(gòu)計算技術(shù)中部分可重技術(shù)是一種剛開始研究的技術(shù)。它能夠?qū)崿F(xiàn)硬件資源的時分復(fù)用，使得可重構(gòu)計算系統(tǒng)在配置新的功能時不會影響器件上其余部分的邏輯功能。和早期的全局可重構(gòu)計算技術(shù)相比，部分重構(gòu)技術(shù)在提高資源利用率和系統(tǒng)性能方面具有先進(jìn)性。 目前，F(xiàn)PGA

2、動態(tài)可重構(gòu)技術(shù)的應(yīng)用jF在基于常規(guī)的SRAM FPGA平臺起步，其主要成功的應(yīng)用往往還停留在靜態(tài)系統(tǒng)重構(gòu)階段。由于常規(guī)的SRAM FPGA，其芯片邏輯功能數(shù)據(jù)重載需要大約數(shù)ms—幾十ms。在數(shù)據(jù)重載時，動態(tài)可重構(gòu)系統(tǒng)的功能連續(xù)性會受到影響。此外，芯片的配置時間和芯片的配置面積成正比，初期龐大的數(shù)據(jù)配置消耗人量的時間，使得FPGA的應(yīng)用受到了很大的限制。因此如何克服和減少這樣的重構(gòu)時隙，是實(shí)現(xiàn)動態(tài)可重構(gòu)系統(tǒng)的瓶頸問題。 針對目前動

3、態(tài)可重構(gòu)技術(shù)中重構(gòu)時隙的問題，本文利用流水線技術(shù)和部分可重構(gòu)技術(shù)，提出并討論了一種流水線可重構(gòu)體系結(jié)構(gòu)的函數(shù)級原型設(shè)計方法。主要內(nèi)容包括： 首先介紹了目前可重構(gòu)計算技術(shù)的研究現(xiàn)狀和意義，分析了存在的問題。然后在現(xiàn)有流水線可重構(gòu)結(jié)構(gòu)上，提出了一種改進(jìn)的流水線重構(gòu)結(jié)構(gòu)。并且進(jìn)行了驗證方案的設(shè)計。 其次論文系統(tǒng)地論述了基于流水線可重構(gòu)結(jié)構(gòu)的沒計方法，對流水線可重構(gòu)的設(shè)計方法進(jìn)行了數(shù)學(xué)建模，給出了一個通用的流水線可重設(shè)計方法。