JTAG軟核測(cè)試與應(yīng)用設(shè)計(jì).pdf

1、如今的數(shù)字電子系統(tǒng)，大量地采用了諸如PGA、BGA等高度封裝器件，使得PCB上各器件之間的連線間距越來(lái)越細(xì)密。同時(shí)，數(shù)字系統(tǒng)中可供測(cè)試的結(jié)點(diǎn)間距亦越來(lái)越小，有的甚至成為隱性的不可達(dá)結(jié)點(diǎn)，使得基于探針的傳統(tǒng)測(cè)試方法將難堪重任。隨著電子技術(shù)的飛速發(fā)展，電路板測(cè)試技術(shù)出現(xiàn)了重大變革，一項(xiàng)新的電路PCB板上的IC之間的互連測(cè)試技術(shù)在20世紀(jì)末誕生并且得到了迅速?gòu)V泛的應(yīng)用。這項(xiàng)測(cè)試技術(shù)就是IEE1149.1標(biāo)準(zhǔn)，又稱(chēng)JTAG規(guī)范規(guī)定的邊界掃描測(cè)試

2、技術(shù)。JTAG規(guī)范不僅推動(dòng)了可測(cè)性設(shè)計(jì)的發(fā)展，大大降低了電路板測(cè)試的成本和時(shí)間，而且為芯片內(nèi)部寄存器提供了一種方便有效的“下載”和“讀取”方式。 JTAG即IEEE1149.1[1][2]標(biāo)準(zhǔn)，只需5根引腳就可以實(shí)現(xiàn)數(shù)據(jù)的傳輸功能。它不但能測(cè)試各種集成電路芯片，也能測(cè)試芯片內(nèi)各類(lèi)宏單元，還能測(cè)試相應(yīng)的印刷板電路。作為一種結(jié)構(gòu)插入的可測(cè)性設(shè)計(jì)技術(shù)，邊界掃描測(cè)試技術(shù)將邊界掃描測(cè)試單元(Boundery-scan Cell，BSC)插

3、在集成電路內(nèi)部每一個(gè)輸入輸出引腳上。BSC的作用就相當(dāng)于施加測(cè)試激勵(lì)和觀察測(cè)試響應(yīng)的內(nèi)建虛擬測(cè)試探頭。 本文通過(guò)對(duì)JTAG進(jìn)行深入的研究，提出了一種實(shí)現(xiàn)JTAG結(jié)構(gòu)的具體方法，實(shí)現(xiàn)了JTAG芯片設(shè)計(jì)。首先建立了基于Verilog的JTAG軟核的RTL級(jí)模型，之后又實(shí)現(xiàn)了JTAG軟核的邏輯綜合和版圖設(shè)計(jì)。 本文的主要工作分為如下幾個(gè)部分： (1)邊界掃描技術(shù)的研究； (2)JTAG的Verilog模型的建立

4、與驗(yàn)證； (3)JTAG軟核的邏輯綜合； (4)JTAG版圖設(shè)計(jì)。 設(shè)計(jì)結(jié)果表明整個(gè)邊界掃描測(cè)試系統(tǒng)工作完好，符合設(shè)計(jì)目標(biāo)。 本文的特點(diǎn)是緊扣IEEE1149.1標(biāo)準(zhǔn)，并對(duì)JTAG進(jìn)行RTL級(jí)建模和仿真以及首次對(duì)JTAG指令進(jìn)行了分析，得出JTAG軟核的基礎(chǔ)測(cè)試滿足設(shè)計(jì)要求；并以JTAG芯片的整個(gè)設(shè)計(jì)流程為主線，研究和討論了JTAG芯片的設(shè)計(jì)思路與方法以及ASIC芯片設(shè)計(jì)中的關(guān)鍵技術(shù)。本文的創(chuàng)新點(diǎn)在于完整