簡指令微處理器（RISC）的全流程設(shè)計.pdf

1、當(dāng)代超大規(guī)模集成電路設(shè)計與制造技術(shù)日趨成熟。微處理器，特別是嵌入式微處理器的設(shè)計實現(xiàn)以其低功耗、高性能之特征發(fā)展迅速。簡指令CPU(RISC)作為嵌入式系統(tǒng)業(yè)已成為SOC(片上系統(tǒng))研究與開發(fā)的技術(shù)熱點。 本課題完成了基于MIPSII指令系統(tǒng)的32位簡指令微處理器全流程設(shè)計實現(xiàn)，由系統(tǒng)級硬件描述、仿真與綜合驗證，直至布局布線及布局優(yōu)化。本項研究所實現(xiàn)的一體化設(shè)計流程，反映出筆者在超大規(guī)模SOC設(shè)計思想和設(shè)計方法學(xué)等領(lǐng)域進行的努力

2、和嘗試。特別是在設(shè)計流程的組織上所表現(xiàn)出的創(chuàng)新點。本課題所進行的設(shè)計流程應(yīng)用到諸多Synopsys公司的前端和后端設(shè)計工具。主要應(yīng)用到VCS(驗證仿真)、DESIGNCOMPILE(邏輯綜合)、FORMALITY(形式驗證)、PHYSICALCOMPILE(物理綜合)、FLOORPLANCOMPILE(布局規(guī)劃)、CTS(時鐘樹生成)、PRIMTIME(靜態(tài)時序分析)、STAR-RCXT(寄生參數(shù)提取)及ASTRO(布局布線)等軟體。

3、 首先，設(shè)計起始于代碼級的實現(xiàn)與驗證，隨后進行了邏輯綜合?；诿娣e約束和時序約束，進行面積和時序的邏輯約束，進入物理設(shè)計流程。物理設(shè)計流程以物理綜合著手，以IO單元、兆單元、行通道生成的次序進行布局規(guī)劃，完成時鐘樹的綜合，進而使用ASTRO進行布局布線。 本工作在布局布線階段，對設(shè)計進行了靜態(tài)時序仿真和寄生參數(shù)的提取，并根據(jù)仿真結(jié)果和參數(shù)對設(shè)計進行了再規(guī)劃和細化調(diào)整，并對邏輯網(wǎng)表和Verilog描述、布圖規(guī)劃之后的網(wǎng)表及門

4、級網(wǎng)表、物理綜合后的網(wǎng)表及布圖規(guī)劃后的網(wǎng)表，以及時鐘樹綜合后的網(wǎng)表與物理綜合后的網(wǎng)表進行了形式驗證。通過對整個流程的調(diào)整，對影響信號完整性、串繞和寄生參數(shù)的流程進行了重點分析和解決，增加信號線間的間距，采用屏蔽措施，并采用參數(shù)提取和參數(shù)分析工具來檢測易出現(xiàn)信號完整性問題的區(qū)域，選擇出其中的區(qū)域并加以解決。在驅(qū)動器選擇中，采用緩沖器來分割長線，減小線的長度和耦合電容，將緩沖器輸入端的負載降低到單個負載的水平，確保在緩沖器布局布線過程中做較

5、小的改動就可以確保底層規(guī)劃和優(yōu)化的實施。筆者在設(shè)計流程中加入了靜態(tài)時序分析步驟，用以處理噪聲和延遲問題。將解決串?dāng)_和時序的步驟集成到同一流程中。經(jīng)過反復(fù)的試驗和設(shè)計，最終成功的完成了RISC的全流程設(shè)計。 本設(shè)計實現(xiàn)所進行的諸多研究與工作具有一定的系統(tǒng)性和可操作性。為日后進行更大規(guī)模的64位簡指令微處理器的設(shè)計打下了良好的設(shè)計基礎(chǔ)。本項研究進行的過程中，得到了中芯國際集成電路制造有限公司、泰鼎多媒體技術(shù)(上海)有限公司的技術(shù)支持