基于高級驗(yàn)證語言的IP驗(yàn)證方法.pdf

1、隨著SoC(System On a Chip)運(yùn)算能力和控制復(fù)雜程度的飛速發(fā)展，功能驗(yàn)證已經(jīng)成為整個設(shè)計(jì)過程中的主要瓶頸。據(jù)統(tǒng)計(jì)，驗(yàn)證過程占據(jù)了整個設(shè)計(jì)周期的70％甚至更高，并且設(shè)計(jì)過程所需要專門的驗(yàn)證工程師的人數(shù)一般是RTL(Register Transfer Level)設(shè)計(jì)工程師人數(shù)的2倍之多，而在設(shè)計(jì)完成時，測試程序構(gòu)成全部設(shè)計(jì)代碼的80%。所以，驗(yàn)證已成為集成電路設(shè)計(jì)過程中最關(guān)鍵的環(huán)節(jié)之一，它貫穿了整個IC(Integrate

2、d Circuit)設(shè)計(jì)流程。如何通過尋找新的驗(yàn)證方法來縮短驗(yàn)證時間以提高驗(yàn)證效率是當(dāng)今IC設(shè)計(jì)領(lǐng)域中最為關(guān)注的問題之一。
　　為解決以上問題，業(yè)界也在不斷努力推出各種新的驗(yàn)證方法學(xué)和驗(yàn)證語言，其中以SystemVerilog語言應(yīng)用最為廣泛，并且也得到VMM(Verification Methodology Manual)，OVM(Open Verification Methodology),UVM(Universal Veri

3、fication Methodology)等驗(yàn)證模型的廣泛支持。然而盡管有了這些語言和模型，由于并沒有一套完備的功能驗(yàn)證指導(dǎo)方法，從而驗(yàn)證的完整性也沒能得到很好的保證。
　　因此本論文針對以上問題，在基于SystemVerilog和OVM的基礎(chǔ)上提出了一種RTL級的驗(yàn)證方法，以實(shí)現(xiàn)對驗(yàn)證工作的完整指導(dǎo)。此驗(yàn)證方法將驗(yàn)證分為三個階段，學(xué)習(xí)階段，執(zhí)行階段和結(jié)束階段，每個階段均有詳細(xì)的指導(dǎo)規(guī)則，例如要求規(guī)格完整精確，制定完備的驗(yàn)證計(jì)劃，