瞬態(tài)脈沖干擾下微處理器I-O保護(hù)電路改進(jìn)方法研究.pdf

1、隨著集成電路行業(yè)的發(fā)展，制造工藝和技術(shù)都在穩(wěn)步提高，微處理器的工藝尺寸已經(jīng)進(jìn)入納米階段，工作環(huán)境越來(lái)越復(fù)雜，隨之而來(lái)的瞬態(tài)脈沖干擾等電磁兼容問(wèn)題，特別是瞬態(tài)ESD干擾已經(jīng)成為影響微處理器正常工作的關(guān)鍵因素。在軍事上也是如此，利用瞬態(tài)脈沖干擾的電磁攻擊武器已經(jīng)成為各軍事強(qiáng)國(guó)的重點(diǎn)研究對(duì)象，并取得了一定的研究成果。本文基于瞬態(tài)ESD脈沖干擾下的芯片級(jí)上電微處理器性能測(cè)試平臺(tái)，研究瞬態(tài)ESD脈沖對(duì)微處理器I/O保護(hù)電路的影響，結(jié)合微處理器上電

2、測(cè)試結(jié)果分析，提出通過(guò)預(yù)防閂鎖效應(yīng)來(lái)改進(jìn)微處理器上電測(cè)試性能的微處理器I/O保護(hù)電路設(shè)計(jì)思路。著重分析了閂鎖效應(yīng)的產(chǎn)生機(jī)理，采用兩種具體可行的微處理器I/O保護(hù)電路設(shè)計(jì)方法，并通過(guò)對(duì)流片后的第二代產(chǎn)品與初始微處理器的上電ESD測(cè)試比較，對(duì)改善設(shè)計(jì)方法進(jìn)行了評(píng)估。
　　第一部分對(duì)微處理器I/O保護(hù)電路結(jié)構(gòu)展開研究。首先對(duì)微處理器I/O保護(hù)電路設(shè)計(jì)原理展開研究，分析了進(jìn)行ESD防護(hù)需要做到的關(guān)鍵步驟。然后對(duì)三種典型的微處理器I/O保護(hù)

3、電路進(jìn)行具體研究，分析了各自的優(yōu)缺點(diǎn)。并對(duì)微處理器I/O保護(hù)電路的關(guān)鍵結(jié)構(gòu)—Trigger電路展開深入研究，分析了Trigger電路設(shè)計(jì)的主要策略和重要參數(shù)，主要研究了兩種常見的Trigger電路結(jié)構(gòu)，分析了各自能達(dá)到的上升沿檢測(cè)閾值。
　　第二部分對(duì)瞬態(tài)脈沖干擾下微處理器測(cè)試方法展開研究。首先對(duì)比分析了幾種ESD測(cè)試方法和主要脈沖參數(shù)，然后通過(guò)對(duì)芯片級(jí)上電ESD測(cè)試結(jié)果總結(jié)分析，得到瞬態(tài)ESD脈沖對(duì)上電微處理器造成的失效模式。最

4、后對(duì)瞬態(tài)ESD脈沖干擾下的微處理器性能測(cè)試平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了著重研究，主要分析了該測(cè)試平臺(tái)的環(huán)境設(shè)置和軟硬件的設(shè)計(jì)與實(shí)現(xiàn)方法。
　　第三部分展開對(duì)微處理器I/O保護(hù)電路改進(jìn)方法的研究。在對(duì)芯片級(jí)上電ESD測(cè)試結(jié)果的研究中得出閂鎖效應(yīng)是影響微處理器上電ESD測(cè)試等級(jí)的重要因素，提出通過(guò)預(yù)防閂鎖效應(yīng)產(chǎn)生的方法來(lái)改進(jìn)微處理器I/O保護(hù)電路上電ESD測(cè)試性能的設(shè)計(jì)思路。然后對(duì)閂鎖效應(yīng)的產(chǎn)生機(jī)理展開深入剖析，提出兩種改善微處理器I/O保