高速高精度流水線ADC中采樣保持電路的設(shè)計.pdf

1、隨著無線通信技術(shù)和圖像處理技術(shù)等領(lǐng)域的發(fā)展,對高速、高精度模數(shù)轉(zhuǎn)換器(ADC)的需求日益迫切,由于流水線(Pipelined)ADC能夠同時達到較高的速度和精度,因而在設(shè)計中越來越多地被采用。作為高速高精度Pipelined ADC的重要單元,采樣保持(S／H)電路一直是研究者十分關(guān)注的內(nèi)容,其信號的建立精度和建立速度直接影響到整個ADC的分辨率和轉(zhuǎn)換速率。
　　 論文設(shè)計了一款應(yīng)用于14bit100MS／s Pipelined

2、 ADC的采樣保持電路。論文概述了采樣保持電路的基本理論,比較了兩種常用采樣保持電路的優(yōu)缺點,并對采樣保持電路的各種非理想因素進行了詳細(xì)的理論分析。論文設(shè)計了電容翻轉(zhuǎn)式采樣保持電路的總體電路以及兩相非交疊時鐘、BootStrap開關(guān)、運算放大器和共模反饋電路等模塊電路。在模塊電路的設(shè)計中,重點設(shè)計了運算放大器,根據(jù)系統(tǒng)要求建立誤差模型估算出運放參數(shù),選擇增益提升折疊共源共柵放大器(GBFCA)作為運放的結(jié)構(gòu),通過對GBFCA進行小信號分

3、析,完成了高增益高帶寬運放的設(shè)計。通過對采樣保持電路進行整體前仿真,驗證了電路設(shè)計的正確性。
　　 論文基于Chartered0.18μm1P6M CMOS混合信號工藝設(shè)計了電路的版圖,面積為0.75 mm2。后仿真結(jié)果表明,在100MHz采樣頻率下,當(dāng)輸入頻率為48.73046875MHz的正弦信號時,得到的SNDR為82.66dB,SFDR為90.48dB,功耗為90mW,結(jié)果顯示設(shè)計的采樣保持電路完全滿足ADC的系統(tǒng)要求。