14bit 80MHz流水線ADC中的采樣保持電路（S-H）的研究與設(shè)計.pdf

1、隨著通訊新技術(shù)的發(fā)展，對信號鏈路前端的數(shù)據(jù)轉(zhuǎn)換器的速度和精度也提出了更高的要求。采樣保持(S/H)電路單元作為高速高分辨率流水線型模數(shù)轉(zhuǎn)換器中的重要單元一直是研究者十分關(guān)注的內(nèi)容。采樣保持電路用于流水線型模數(shù)轉(zhuǎn)換器的最前端，其信號的建立精度和建立速度直接影響到整個流水線型模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率，同時也是采樣保持電路性能評估的主要因素。這里采用基于CHRT CMOS 0.35μm 2P4M 混合信號工藝，3.3V電源電壓，研究和設(shè)計

2、一個適用于差分輸入信號范圍為2V，分辨率為14bit，轉(zhuǎn)換速率為80MHz流水線型模數(shù)轉(zhuǎn)換器中的采樣保持電路。在輸入滿幅度，38.94MHz正弦波，時鐘采樣率為80MHz的條件下，為了使ADC得到13bit有效精度，要求采樣保持電路的SNR 不小于78dB，SFDR不小于90dB。 論文介紹了采樣保持電路在流水線型模數(shù)轉(zhuǎn)換器中的功能和作用，概述了近20年的ADC發(fā)展研究的現(xiàn)狀，分析了采樣保持電路的基本理論并對常見的采樣保持電路進

3、行了比較和介紹。通過建立基于Matlab Simulink的流水線模數(shù)轉(zhuǎn)換器模型，分析了占空比失配對ADC性能的影響。采用了一種基于連續(xù)時間積分器的新型高精度占空比調(diào)整電路。經(jīng)過仿真在輸入時鐘頻率10MHz～100MHz范圍內(nèi)，在小于50個時鐘周期，失調(diào)30％-70％的占空比可以調(diào)整到50％±0.1％。同時根據(jù)理論分析和系統(tǒng)要求設(shè)計采樣保持電路，確定了翻轉(zhuǎn)式采樣保持電路的結(jié)構(gòu)，并由量化噪聲的要求確定了電路中采樣電容的大小。根據(jù)采樣、保持

4、相的數(shù)學建立模型確定了運算放大器的各項指標，并進行了電路實現(xiàn)。同時提出了一種改進的共模反饋電路和Bootstrap采樣開關(guān)。電路設(shè)計完成后，進行了采樣保持電路的版圖設(shè)計。 用Hspice對采樣保持電路進行靜態(tài)仿真，當建立精度小于0.01％時，建立時間為3.34ns。輸入滿幅度，頻率為38.9453 MHz的正弦信號輸入信號，在采樣頻率為80MHz下仿真的結(jié)果：SNR為77.7261dB，SFDR為85.7dB，結(jié)果顯示設(shè)計的采樣