眾核處理器自適應(yīng)容錯(cuò)技術(shù)研究.pdf

1、隨著半導(dǎo)體器件工藝的持續(xù)縮小，處理器面臨著更嚴(yán)峻的錯(cuò)誤威脅，包括軟錯(cuò)誤、硬件磨損、工藝變動(dòng)等。這使得原來不需要考慮容錯(cuò)的非關(guān)鍵領(lǐng)域的應(yīng)用也面臨錯(cuò)誤的威脅。
　　眾核處理器比多核處理器能提供更高的性能和更低的功耗密度，因此它的開發(fā)和應(yīng)用日益廣泛。眾核處理器的結(jié)構(gòu)和多核有很大差別：每個(gè)核相對(duì)簡單且通常不使用前瞻執(zhí)行或分支預(yù)測等技術(shù)；互聯(lián)方式主要是片上網(wǎng)絡(luò)而不是總線；硬件Cache的一致性難以保證而主要使用軟件Cache或局部存儲(chǔ)；操作

2、系統(tǒng)通常只運(yùn)行在控制核上而不是每個(gè)核等等。這些導(dǎo)致眾核處理器的容錯(cuò)技術(shù)與多核有很大不同，研究適合眾核處理器的低開銷容錯(cuò)技術(shù)很有必要。
　　眾核處理器適合計(jì)算密集的應(yīng)用而不太適合控制密集的應(yīng)用。目前它在可靠性要求很高的關(guān)鍵領(lǐng)域如航天、能源等使用的還較少，所以本文主要面向通常領(lǐng)域研究容錯(cuò)技術(shù)。通常領(lǐng)域應(yīng)用的容錯(cuò)對(duì)開銷極為敏感，難以承受傳統(tǒng)容錯(cuò)方式的開銷，如三模冗余甚至是雙模冗余。眾核處理器容錯(cuò)存在很多變動(dòng)因素。處理器集成了成百上千個(gè)核

3、通常會(huì)同時(shí)運(yùn)行多個(gè)應(yīng)用，但是各個(gè)應(yīng)用對(duì)容錯(cuò)的需求不同。受限于應(yīng)用本身的并行性，眾核處理器的計(jì)算效率通常較低且會(huì)隨著應(yīng)用的運(yùn)行發(fā)生變化。芯片的錯(cuò)誤率受溫度、電壓、主頻等操作環(huán)境影響較大，隨著操作環(huán)境的變化芯片的錯(cuò)誤率也會(huì)變化。
　　著眼于通常領(lǐng)域的眾核處理器的容錯(cuò)特征，本文提出了自適應(yīng)容錯(cuò)技術(shù)，它根據(jù)應(yīng)用的容錯(cuò)需求、處理器的計(jì)算效率、芯片的錯(cuò)誤率等動(dòng)態(tài)地調(diào)整容錯(cuò)方式從而降低容錯(cuò)開銷。本文的主要研究工作和創(chuàng)新點(diǎn)如下：
　　1.針

4、對(duì)大多數(shù)冗余技術(shù)硬件開銷較大的問題，提出了在眾核處理器上動(dòng)態(tài)耦合容錯(cuò)對(duì)的輕量級(jí)冗余技術(shù)，并通過軟硬件協(xié)同提高錯(cuò)誤檢測和錯(cuò)誤恢復(fù)的性能。冗余對(duì)是兩個(gè)執(zhí)行相同程序的處理器核，冗余對(duì)通過比較執(zhí)行結(jié)果檢測錯(cuò)誤。通常的技冗余技術(shù)為了加速冗余對(duì)的性能會(huì)修改處理器的系統(tǒng)結(jié)構(gòu)和添加較多硬件。本文面向通常領(lǐng)域應(yīng)用提出在不修改系統(tǒng)結(jié)構(gòu)和只添加少量硬件的前提下利用處理器本身的資源構(gòu)建冗余對(duì)的輕量級(jí)冗余技術(shù)，它可以將處理器上任意兩個(gè)核耦合為冗余對(duì)。本文劃分容錯(cuò)

5、任務(wù)為錯(cuò)誤檢測和錯(cuò)誤恢復(fù)，借助軟硬件協(xié)同方式降低冗余執(zhí)行的開銷。使用硬件進(jìn)行計(jì)算結(jié)果的比對(duì)，它在增加少量硬件的情況下能極大地降低錯(cuò)誤檢測延遲和失效率。通過軟硬件協(xié)同對(duì)檢查點(diǎn)的狀態(tài)保存進(jìn)行延遲隱藏，它減少了檢查點(diǎn)保存的開銷，提高了容錯(cuò)執(zhí)行的性能。
　　2.針對(duì)異常檢測技術(shù)錯(cuò)誤覆蓋范圍小的問題，提出一種面向眾核執(zhí)行特征的核間異常檢錯(cuò)方法，并通過動(dòng)態(tài)混合DMR(雙模冗余)技術(shù)進(jìn)一步提高異常檢錯(cuò)的錯(cuò)誤覆蓋率。異常檢錯(cuò)是通過檢測處理器的異常

6、行為如指令計(jì)算溢出、地址訪問越界、死循環(huán)等進(jìn)行錯(cuò)誤檢測的技術(shù)，它不需要重復(fù)執(zhí)行程序因而開銷極小。通常的研究將處理器“極小概率發(fā)生的行為”當(dāng)做異常，而本文提出將處理器核間的“行為差異”當(dāng)做異常，這極大地?cái)U(kuò)展了異常覆蓋的范圍。本文通過比對(duì)執(zhí)行同一個(gè)應(yīng)用的各個(gè)處理器核之間的行為差異(如指令執(zhí)行數(shù)、訪存頻率等)來區(qū)分異常行為。這可以極大的提高發(fā)現(xiàn)錯(cuò)誤和降低誤判的可能性，能將錯(cuò)誤覆蓋率提高到接近90％。由于不同程序的對(duì)錯(cuò)誤的敏感程度不同，眾核系統(tǒng)

7、在執(zhí)行不同程序時(shí)系統(tǒng)的錯(cuò)誤率也可能不同。為了進(jìn)一步提高錯(cuò)誤的覆蓋率，本文提出在錯(cuò)誤率較高時(shí)使用DMR進(jìn)行檢錯(cuò)的混合異常檢錯(cuò)技術(shù)。它能夠以較低的開銷提升較高的錯(cuò)誤覆蓋率。
　　3.針對(duì)全冗余導(dǎo)致芯片吞吐率減半的問題，提出了一種可按應(yīng)用容錯(cuò)需求配置冗余比例的冗余技術(shù)，并通過動(dòng)態(tài)調(diào)度冗余核進(jìn)一步提高芯片的吞吐率。通常的容錯(cuò)都是對(duì)所有應(yīng)用冗余的全系統(tǒng)容錯(cuò)，這會(huì)造成芯片的吞吐率減半。本文根據(jù)應(yīng)用的容錯(cuò)需求只為需要容錯(cuò)的應(yīng)用提供容錯(cuò)，這可以降

8、低冗余執(zhí)行的比例，在容錯(cuò)需求較小時(shí)芯片的吞吐率下降非常小。冗余執(zhí)行通常使用兩個(gè)核執(zhí)行同一個(gè)程序，我們將其中一個(gè)負(fù)責(zé)輸入輸出的核稱為容錯(cuò)主核，另一個(gè)稱為冗余核。通常雙模冗余的冗余核的數(shù)量等于容錯(cuò)主核的數(shù)量，本文提出當(dāng)主核吞吐率較低時(shí)用較少的冗余核為較多的主核容錯(cuò)，這可以降低冗余核的數(shù)量，特別是當(dāng)容錯(cuò)需求較大時(shí)可極大提高芯片的吞吐率。
　　4.針對(duì)固定檢查點(diǎn)技術(shù)在錯(cuò)誤率變動(dòng)時(shí)開銷較大的問題，提出根據(jù)系統(tǒng)錯(cuò)誤率調(diào)整檢查點(diǎn)間隔的自適應(yīng)檢查

9、點(diǎn)技術(shù)。檢查點(diǎn)是系統(tǒng)容錯(cuò)的主要機(jī)制，檢查點(diǎn)的開銷和檢查點(diǎn)的間隔密切相關(guān)，目前檢查點(diǎn)間隔的確定都是基于恒定錯(cuò)誤率的。而在錯(cuò)誤率變動(dòng)的情況下，自適應(yīng)檢查點(diǎn)通過預(yù)測系統(tǒng)的錯(cuò)誤率從而確保系統(tǒng)的檢查點(diǎn)間隔始終接近最優(yōu)狀態(tài)，相比固定方法它能夠顯著降低檢查點(diǎn)的開銷。但是自適應(yīng)方法所能獲得的性能收益與錯(cuò)誤變動(dòng)的具體程度相關(guān)。因此本文基于系統(tǒng)的溫度、電壓、位置等因素對(duì)錯(cuò)誤率的影響原理，建立了一個(gè)錯(cuò)誤率變動(dòng)的模型(它包括變動(dòng)幅度、變動(dòng)持續(xù)時(shí)間等)；基于錯(cuò)誤