SerDes接收端關(guān)鍵技術(shù)的研究與設(shè)計(jì).pdf

1、隨著網(wǎng)絡(luò)技術(shù)和硬件制造技術(shù)的迅猛發(fā)展，系統(tǒng)間的數(shù)據(jù)傳輸量快速增加，導(dǎo)致傳輸接口的數(shù)據(jù)傳輸速率成為了阻礙系統(tǒng)性能提升的關(guān)鍵因素。并行傳輸技術(shù)抗干擾能力弱，易產(chǎn)生串?dāng)_、時(shí)鐘偏斜等現(xiàn)象，導(dǎo)致其數(shù)據(jù)傳輸速率難以提升。而串行傳輸技術(shù)可以有效解決這些問(wèn)題使傳輸速率達(dá)到更高水平，再加上端口少、功耗低等優(yōu)點(diǎn)，串行鏈接技術(shù)（SerDes）受到越來(lái)越多的關(guān)注，逐漸成為數(shù)據(jù)傳輸?shù)闹髁骷夹g(shù)。
　　本文通過(guò)對(duì)SerDes系統(tǒng)的研究，基于SMIC0.13μm

2、的CMOS工藝對(duì)SerDes接收端的信號(hào)丟失檢測(cè)電路和時(shí)鐘數(shù)據(jù)恢復(fù)電路進(jìn)行了研究設(shè)計(jì)，并提出了一種抖動(dòng)容限的仿真驗(yàn)證方法。信號(hào)丟失檢測(cè)電路通過(guò)檢測(cè)輸入信號(hào)的差分?jǐn)[幅值來(lái)濾除嚴(yán)重失真的信號(hào)和耦合到輸入端的噪聲。設(shè)計(jì)的信號(hào)丟失檢測(cè)電路的閾值電壓可以跟隨輸入信號(hào)的共模電平變化，使檢測(cè)結(jié)果不受輸入信號(hào)共模電平的影響。時(shí)鐘數(shù)據(jù)恢復(fù)電路采用相位插值的結(jié)構(gòu)設(shè)計(jì)，給出了相位跟蹤環(huán)路的電路設(shè)計(jì)，包括采樣電路、相位檢測(cè)電路、表決器、插值控制電路和相位插值電

3、路。其中，相位檢測(cè)電路采用 Bang-Bang型的半速率相位檢測(cè)器，采樣時(shí)鐘頻率不超過(guò)數(shù)據(jù)傳輸速率，提高了數(shù)據(jù)傳輸速率。相位插值的方法是先將全周期分為8個(gè)相位區(qū)間，然后在時(shí)鐘所在的相位區(qū)間內(nèi)對(duì)時(shí)鐘相位進(jìn)行調(diào)節(jié)。該方法減小了插值步長(zhǎng)，有利于準(zhǔn)確調(diào)節(jié)時(shí)鐘相位。提出了一種抖動(dòng)容限的仿真驗(yàn)證方法，通過(guò) VerilogA語(yǔ)言產(chǎn)生帶抖動(dòng)的偽隨機(jī)數(shù)據(jù)作為測(cè)試信號(hào)，通過(guò)Python腳本判斷仿真輸出信號(hào)是否出錯(cuò)。該方法在芯片設(shè)計(jì)階段對(duì)抖動(dòng)容限進(jìn)行仿真驗(yàn)證