高速高性能直接數(shù)字頻率合成器(DDS)關(guān)鍵技術(shù)研究.pdf

1、在當(dāng)前新一代數(shù)字化通信和雷達(dá)系統(tǒng)中，高速高性能直接數(shù)字頻率合成器（DDS）是一個(gè)關(guān)鍵的構(gòu)建單元，并且隨著數(shù)字化、信息化的持續(xù)發(fā)展，其重要性和應(yīng)用將更加普遍和深入，對(duì)DDS工作頻率和性能的要求也將不斷提高。實(shí)現(xiàn)一個(gè)集成了高速D/A轉(zhuǎn)換器（DAC）的高速高性能DDS芯片涉及到系統(tǒng)結(jié)構(gòu)設(shè)計(jì)、數(shù)字算法設(shè)計(jì)與實(shí)現(xiàn)、高速模擬電路設(shè)計(jì)、混合信號(hào)仿真和物理實(shí)現(xiàn)等一系列關(guān)鍵技術(shù)。本論文以這些關(guān)鍵技術(shù)為研究課題，重點(diǎn)研究了DDS的系統(tǒng)結(jié)構(gòu)與數(shù)字輔助預(yù)失真設(shè)

2、計(jì)技術(shù)、高效相幅轉(zhuǎn)換CORDIC算法與低功耗實(shí)現(xiàn)技術(shù)、高速電流舵DAC設(shè)計(jì)技術(shù)等等，在0.18μm CMOS工藝上實(shí)現(xiàn)了一款工作頻率2.5GHz的高性能單片DDS芯片，通過實(shí)測(cè)驗(yàn)證了研究成果的有效性和實(shí)用性。主要研究?jī)?nèi)容如下：
　　1、提出了一款基于0.18μm CMOS工藝、工作頻率為2.5GHz的DDS芯片系統(tǒng)結(jié)構(gòu)和功能的實(shí)現(xiàn)方案。針對(duì)DDS輸出信號(hào)中時(shí)鐘混頻諧波較高的現(xiàn)象，提出了在數(shù)字域進(jìn)行輔助預(yù)失真校準(zhǔn)的解決方案。通過分析

3、得到了校準(zhǔn)信號(hào)幅度和相位量化位寬影響的數(shù)學(xué)表達(dá)式與matlab仿真結(jié)果，同時(shí)也給出了預(yù)失真校準(zhǔn)功能的電路級(jí)實(shí)現(xiàn)方案，在測(cè)試階段總結(jié)出一套具有較強(qiáng)實(shí)用性的輔助預(yù)失真校準(zhǔn)操作流程，測(cè)試結(jié)果顯示開啟輔助預(yù)失真功能最多可以抵消7根諧波，寬帶SFDR參數(shù)平均可以提高20dB左右，顯著改善了DDS芯片的輸出頻譜質(zhì)量。
　　2、提出了一款改進(jìn)型相幅轉(zhuǎn)換CORDIC算法并應(yīng)用于本論文DDS芯片中，該算法基于excess-four算法（ISSCC2

4、011會(huì)議上提出的算法）進(jìn)行了改進(jìn)，主要優(yōu)化了excess-four算法中旋轉(zhuǎn)單元的結(jié)構(gòu)以及將算法中某些查表運(yùn)算改為乘法運(yùn)算來降低總體硬件消耗。仿真和實(shí)測(cè)結(jié)果均顯示本論文的改進(jìn)型CORDIC算法在SFDR參數(shù)略有提升的前提下，功耗和芯片面積均小于參考的excess-four算法給出的實(shí)測(cè)結(jié)果，功耗優(yōu)值低至0.0432mW/MHz，是國(guó)際上已發(fā)表的相幅轉(zhuǎn)換算法文獻(xiàn)中功耗優(yōu)值最低的幾款算法之一。在高速實(shí)現(xiàn)方面，采用8路并行結(jié)構(gòu)實(shí)現(xiàn)了2.5G

5、Hz等效工作頻率，在相位累加器單元采用8路線性內(nèi)插的結(jié)構(gòu)，用線性內(nèi)插代替了部分累加運(yùn)算，減少了相位累加器單元的功耗。
　　3、設(shè)計(jì)了DDS芯片中的14位2.5GHz PMOS電流舵DAC單元和高速8選1MUX單元。在DAC電流源陣列設(shè)計(jì)方面，提出了一款電流源陣列偏置電路，使得電流源級(jí)PMOS管能在任意PVT corner下保持較大的輸出阻抗，從而達(dá)到改善電流舵DAC輸出高頻端SFDR性能的目的。設(shè)計(jì)了合理的時(shí)序提高了高速8選1MU

6、X電路工作的可靠性。該DAC單元和MUX單元內(nèi)置在DDS芯片中，實(shí)測(cè)結(jié)果顯示在2.5GHz的時(shí)鐘頻率下工作正常，DAC輸出信號(hào)在1GHz內(nèi)SFDR>40dB，與沒有采用“模擬重采樣”結(jié)構(gòu)（指未采用“四開關(guān)”或者“回零”之類的結(jié)構(gòu)）的GHz級(jí)電流舵DAC相比，本論文的DAC在輸出高頻端的SFDR與國(guó)際上一些采用65nm CMOS或者GaAs工藝的DAC在高頻端的SFDR性能相當(dāng)。本論文DAC也是國(guó)際上已發(fā)表文獻(xiàn)中采用0.18μm CMOS

7、工藝工作頻率最高的幾款DAC設(shè)計(jì)之一。
　　4、提出了一種基于分集技術(shù)的多芯片同步解決方案，該方案在發(fā)送端發(fā)送兩路相互備份的同步信號(hào)，在接收端采用一定的搜索算法找出最佳接收時(shí)鐘來接收同步信號(hào)，并利用接收到的同步信號(hào)產(chǎn)生內(nèi)部備份同步信號(hào)。接收端還設(shè)計(jì)有監(jiān)控電路來對(duì)外部輸入的兩路同步信號(hào)進(jìn)行實(shí)時(shí)監(jiān)控，當(dāng)其中某一路出現(xiàn)接收錯(cuò)誤時(shí)芯片內(nèi)部會(huì)通過開關(guān)無縫的切換到另一路，當(dāng)兩路同步信號(hào)都出現(xiàn)接收錯(cuò)誤則切換到內(nèi)部備份同步信號(hào)，同時(shí)發(fā)送一個(gè)錯(cuò)誤指