眾核處理器中Cache一致性機制的動態(tài)可重構設計.pdf

1、在過去的十幾年中，隨著工藝尺寸的進步，單芯片集成處理器核數(shù)逐步增加，眾核處理器成為微處理器發(fā)展的趨勢之一。傳統(tǒng)的總線互連結構已無法適應眾核處理器的需求，因此具有高并發(fā)特性的片上互連網(wǎng)絡（NoC）等非順序互連結構逐漸成為眾核處理器中片上互連結構的主流趨勢。非順序互連結構的使用，增加了Cache一致性協(xié)議機制的設計復雜度和硬件開銷，其高昂的代價限制了眾核處理器的性能，即Cache一致性墻（Coherence Wall）的問題。
　　為

2、提高眾核處理器中基于Cache一致性協(xié)議的核間通信性能，本文基于Cache一致性分區(qū)機制，在以下方面進行了研究：
　　1）動態(tài)可擴展的Cache一致性分區(qū)機制。隨著眾核處理器中NoC規(guī)模的增加，Cache一致性協(xié)議通常會帶來巨大的廣播和多播通信代價。當前的Cache一致性協(xié)議性能提升通常通過降低通信次數(shù)完成，但是其硬件代價較高；靜態(tài)分區(qū)機制可以較低硬件開銷避免NoC規(guī)模上升帶來的核間通信性能下降，但是其靈活度較低；而動態(tài)分區(qū)機制中

3、Cache一致性協(xié)議設計較為復雜。由于并行應用程序在使用超過16個處理器核時加速比有限，為應對未來大規(guī)模眾核處理器的應用場景，本文結合動態(tài)可擴展的子網(wǎng)劃分機制，提出了動態(tài)可擴展的Cache一致性分區(qū)（SCCP）機制?；贕em5的仿真測試表明，相較Token協(xié)議0.98%的額外硬件資源開銷，SCCP機制以1.67%的硬件開銷，提升平均18.8%的Cache系統(tǒng)性能和9%的系統(tǒng)總體性能。同時，與額外硬件開銷為3.30%的DiCo協(xié)議相比，

4、SCCP機制具有相近的性能。
　　2）針對支持動態(tài)可擴展 Cache一致性分區(qū)的不規(guī)則拓撲的子網(wǎng)劃分機制。子網(wǎng)劃分機制能夠有效限制眾核處理器中廣播和多播的范圍，降低并行應用程序之間的通信干擾，提高數(shù)據(jù)共享和核間通信的性能。傳統(tǒng)的子網(wǎng)劃分機制通常采用最佳適配的拓撲結構覆蓋子網(wǎng)；該機制雖然能夠減少廣播范圍和網(wǎng)絡中數(shù)據(jù)包的數(shù)量，但是由于可用路由鏈路的減少會帶來網(wǎng)絡擁塞，從而增加了子網(wǎng)內(nèi)數(shù)據(jù)包的平均網(wǎng)絡延時。在本文提出的支持不規(guī)則拓撲結構

5、的子網(wǎng)劃分機制中，采用多個矩形子網(wǎng)嵌套的物理子網(wǎng)覆蓋邏輯子網(wǎng)，可提供更多可用的路由路徑。仿真測試表明，針對眾核處理器中 Cache一致性協(xié)議常見的5~10%的廣播率，較當前已有的子網(wǎng)劃分機制相比，可獲得10%左右的性能提升。子網(wǎng)嵌套的子網(wǎng)劃分機制可有效降低無死鎖路由的設計復雜度，同時每個路由節(jié)點僅需添加兩位寄存器，具有較低硬件代價。
　　3）兼容消息傳遞機制的動態(tài)可重構Cache結構設計。為解決眾核處理器中Cache一致性協(xié)議帶來

6、的核間通信的延時，現(xiàn)有的眾核處理器及研究中提出了片內(nèi)硬件支持的消息傳遞機制，提升了約13%的系統(tǒng)性能。然而在大規(guī)模眾核處理器的設計中，通常采用輕量級核心運行單線程，因此在運算時獨立的消息傳遞緩存（MPB）處于閑置狀態(tài)；同時，運算時的Cache訪問延時對獨立MPB機制的整體性能也有重要的影響。因此，本文基于現(xiàn)有的Cache一致性協(xié)議，提出了可重構為 MPB的動態(tài)可重構 Cache結構（RMCC），可按需將片上SRAM存儲重構為Cache或

7、MPB使用；RMCC機制通過復用邏輯電路對基礎Cache協(xié)議的狀態(tài)進行擴展，在重構的Cache存儲上實現(xiàn)了消息傳遞機制。仿真實驗表明，相較硬件額外開銷為5.26%的獨立MPB機制，RMCC機制可以在相同的硬件開銷下降低8%的Cache缺失率，在當前獨立MPB實現(xiàn)機制基礎上，提升約11.4%的性能；另外，在避免MPB的5.26%額外開銷的情況下，可以帶來與獨立MPB機制相近的總體系統(tǒng)性能。
　　本文針對眾核處理器設計中面臨的Cach