基于FPGA的多模多通道相參信號源設(shè)計.pdf

1、本文針對現(xiàn)有通用信號源功能不能滿足專用設(shè)備的測試需求，設(shè)計了一種基于FPGA和高速DAC技術(shù)相結(jié)合的多模多通道相參信號源的方法。該信號源充分利用低成本、高性能的 FPGA邏輯資源豐富、速度快、可用管腳多、DDS IPCORE精度高以及可編程并行處理等特點，產(chǎn)生多通道任意波形且相位可控的中射頻信號，并通過高速 DAC實現(xiàn)數(shù)模轉(zhuǎn)換。同時，利用帶有第二奈奎斯特區(qū)輸出功能的高速 DAC，如 AD9119/AD9129，實現(xiàn)超奈奎斯特輸出，用于產(chǎn)

2、生輸出頻率更高的更高的信號。
　　本研究主要內(nèi)容包括：⑴介紹了FPGA產(chǎn)生多模式信號的設(shè)計結(jié)構(gòu)。為解決DAC轉(zhuǎn)換速率遠高于現(xiàn)有 FPGA器件的工作時鐘的問題，詳細介紹了一種并行DDS信號產(chǎn)生方式。根據(jù)DAC的轉(zhuǎn)換速率，設(shè)計了并行信號產(chǎn)生過程中所需要的并行通道數(shù)量，然后基于 FPGA的硬件資源與實現(xiàn)方法，詳細設(shè)計了各模式信號產(chǎn)生的結(jié)構(gòu)，最后利用 Verilog HDL語言對信號產(chǎn)生結(jié)構(gòu)進行編程與仿真分析，用于驗證編寫的Verilog

3、 HDL語言程序的正確性。⑵介紹了多模多通道相參信號源的硬件設(shè)計平臺。根據(jù)多模多通道相參信號源的技術(shù)指標要求，詳細介紹了一種基于FPGA、高速DAC、兩級同步相位校正的硬件電路的設(shè)計方案，并詳細介紹了兩級多通道相位同步的設(shè)計方法與實現(xiàn)方式。并根據(jù)DAC的特性參數(shù)以及奈奎斯特第一區(qū)、第二區(qū)及第三區(qū)的輸出頻率響應(yīng)特性，通過切換 DAC工作時鐘，擴展了輸出信號頻率范圍，避免了輸出信號頻率在0.5倍采樣率、1倍采樣率及1.5倍采樣率附近時，輸出