基于CMOS工藝的射頻毫米波鎖相環(huán)集成電路關(guān)鍵技術(shù)研究.pdf

1、隨著無線通信技術(shù)的高速發(fā)展和人們對高速短距離通信需求的不斷提高，應(yīng)用于毫米波頻段的通信技術(shù)，作為一種具有巨大發(fā)展?jié)摿Φ男滦蜔o線通信技術(shù)已成為近年來的研究熱點(diǎn)。因此，毫米波集成電路的研究設(shè)計受到大家越來越多的關(guān)注。早期的毫米波集成電路大多采用GaAs和InP工藝來實(shí)現(xiàn)，由于工藝的限制，使得電路難以大規(guī)模集成，且電路加工成本較高。相比之下，CMOS工藝在集成度、成本和功耗方面有著難以取代的優(yōu)勢，以CMOS工藝為基礎(chǔ)的毫米波通信系統(tǒng)是未來無線

2、通信電路發(fā)展的必然方向，與此同時，其特征頻率的不斷提高使得以CMOS工藝實(shí)現(xiàn)毫米波集成電路成為可能。因此，本文研究基于CMOS工藝的毫米波鎖相環(huán)頻率綜合器集成電路。
　　作為無線收發(fā)機(jī)核心組成模塊，鎖相環(huán)頻率綜合器電路直接影響整個收發(fā)機(jī)性能的好壞，是實(shí)現(xiàn)無線收發(fā)信機(jī)全集成的關(guān)鍵瓶頸。
　　本文在973項(xiàng)目的支持下，主要致力于CMOS工藝毫米波鎖相環(huán)電路，包括壓控振蕩器VCO(Voltage Control Oscillato

3、r)，可編程多模分頻器MMD(Multi-Modulus Divider)，鑒頻鑒相器PFD(Phase Frequency Detector)和電荷泵CP(Charge Pump)等的研究與設(shè)計。針對毫米波段的鎖相環(huán)頻率綜合器設(shè)計相關(guān)的難點(diǎn)提出相應(yīng)的解決方法。取得的主要研究成果如下:
　　鑒于毫米波頻段可變電容Q值降低對VCO相位噪聲的影響，采用增強(qiáng)Q值的開關(guān)電容陣列來提高諧振網(wǎng)絡(luò)的Q值，同時拓展VCO的調(diào)諧頻率范圍。此外，電路

4、只引入PMOS交叉耦合對來提供負(fù)阻，以降低閃爍噪聲對VCO相位噪聲的影響。采用TSMC90nm CMOS工藝實(shí)現(xiàn)了一種30GHz的寬帶低噪聲VCO芯片。測試結(jié)果表明:該VCO的調(diào)諧范圍為25～30.66GHz，整個頻率調(diào)諧范圍內(nèi)1MHz頻偏處的相位噪聲為-96.2～-105.4dBc/Hz，核心電路最大工作電流為10.5mA.
　　對高速二分頻器電路進(jìn)行了詳細(xì)的調(diào)研，并進(jìn)行理論分析和設(shè)計方法研究。重點(diǎn)研究高速注入式二分頻器拓展鎖定

5、范圍的方法，基于TSMC90nm CMOS工藝給出了兩種高速超寬帶注入式二分頻器芯片:27.2～42.3 GHz直接注入式二分頻器和26～47.9GHz雙注入式二分頻器。測試結(jié)果表明:兩種芯片均具有良好的性能，鎖定范圍超過40％，與已報道的研究成果相比，具有更優(yōu)的綜合性能。
　　為了實(shí)現(xiàn)頻率綜合器的多通道輸出，本文設(shè)計了高速低功耗可編程分頻器芯片。為了提高電路的工作速度，詳細(xì)分析了電路關(guān)鍵信號通路的時延，優(yōu)化電路結(jié)構(gòu)設(shè)計以提高電路

6、的工作速度;為了降低工作電流，電路設(shè)計采用低功耗電路結(jié)構(gòu)，同時創(chuàng)新性地提出了無驅(qū)動緩沖電路結(jié)構(gòu)，通過理論分析注入式高速二分頻器鎖定范圍和輸出功率的折中關(guān)系，合理設(shè)計相關(guān)參數(shù)以獲得足夠的輸出信號功率來直接驅(qū)動同步雙模分頻器，同時保證較寬的鎖定范圍?；赥SMC90urn CMOS工藝設(shè)計了兩個可編程分頻器:10.2～18.3GHz連續(xù)可編程分頻器設(shè)計和25.4～33.5GHz可編程分頻器設(shè)計。測試結(jié)果表明:兩種芯片的功耗分別為12.1mW

7、和15.8mW，與已報道的研究成果相比，均具有更低的功耗。
　　基于TSMC90nm CMOS工藝設(shè)計了鑒頻鑒相器和電荷泵級聯(lián)電路芯片，詳細(xì)分析了影響PFD和CP性能的各個因素。為了拓展PFD的鑒相范圍，通過時序分析的方法獲得影響鑒相范圍的關(guān)鍵延時，并進(jìn)行針對性優(yōu)化設(shè)計。為了使所設(shè)計的CP具有充放電電流匹配特性好、抖動小，輸出電壓范圍寬，電流毛刺少等優(yōu)點(diǎn)，提出了一種改進(jìn)型電流舵CP設(shè)計。電路采用電流補(bǔ)償電路，加速鎖定電路，毛刺抑制

8、電路等輔助模塊電路來提高性能。測試結(jié)果表明:PFD和CP級聯(lián)電路的邏輯功能正確，性能優(yōu)良。1.2V電源電壓下，PFD的鑒相范圍為-354°～354°，CP的輸出電流為92μA，在0.2～1.1V輸出電壓范圍內(nèi)電流失配比小于1.1％，電流抖動小于4％。
　　基于上述的模塊電路，采用TSMC90nm CMOS工藝設(shè)計實(shí)現(xiàn)了一種工作于Ka波段的鎖相環(huán)頻率綜合器芯片。文中給出了環(huán)路指標(biāo)的預(yù)算和電路結(jié)構(gòu)的設(shè)計，并針對毫米波段頻率綜合器電路設(shè)